本发明的实施例涉及一种集成扇出型封装及其制作方法。
背景技术
由于各种电子组件(即，晶体管、二极管、电阻器、电容器等)的集成密度的持续提高，半导体行业已经历快速增长。在很大程度上，集成密度的此种提高来自于最小特征大小(minimumfeaturesize)的重复减小，此使得更多较小的组件能够集成到给定区域中。这些较小的电子组件也需要与先前的封装相比利用较小区域的较小的封装。半导体组件的某些较小类型的封装包括方形扁平封装(quadflatpackage，qfp)、引脚栅阵列(pingridarray，pga)封装、球栅阵列(ballgridarray，bga)封装等等。
当前，集成扇出型封装因其紧凑性而正变得日渐流行。在包括被模制化合物包封的至少一个芯片的集成扇出型封装中，所述芯片与制作在模制化合物上的重布线路结构之间的电连接的可靠性可能因所述模制化合物的经研磨表面上的凹坑(pits)而劣化。在模制化合物的研磨工艺(grindingprocess)期间，会因所述模制化合物的填料而在所述模制化合物的经研磨表面上产生凹坑。如何提高集成扇出型封装的制作良率(yieldrate)受到高度关注。
技术实现要素：
根据本发明的某些实施例，提供一种制作集成扇出型封装的方法，其特征在于，所述方法包括：在载体上安装集成电路组件；在所述载体上形成绝缘包封体，以包封所述集成电路组件的侧壁；在所述集成电路组件上形成多个导电柱；形成介电层以覆盖所述集成电路组件及所述绝缘包封体，所述多个导电柱穿透所述介电层且电连接到所述集成电路组件；以及在所述介电层及所述多个导电柱上形成重布线路结构，所述重布线路结构经由所述多个导电柱电连接到所述集成电路组件，且所述重布线路结构与所述绝缘包封体通过所述介电层间隔开。
附图说明
结合附图阅读以下详细说明，会最好地理解本发明的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。
图1至图7是说明根据本发明第一实施例的制作集成扇出型封装的工艺流程的剖视图。
图8至图14是说明根据本发明第二实施例的制作集成扇出型封装的工艺流程的剖视图。
图15至图21是说明根据本发明第三实施例的制作集成扇出型封装的工艺流程的剖视图。
图22至图29是说明根据本发明第四实施例的制作集成扇出型封装的工艺流程的剖视图。
[符号的说明]
100：集成电路组件
100a：有源表面
100b：后表面
102：导电柱
102a：第一导电柱
102b：第二导电柱
104：第一介电层
104’：第一经研磨介电层
110：绝缘包封体
120、120’、220：介电层
130：重布线路结构
132：重布线导电层
134：层间介电层
140：导电端子
150：无源组件
222：开口
320：第二介电层
320’：第二经研磨介电层
c：载体
db：剥离层
con：导电材料层
p：凹坑
pad：接垫
sw：侧壁
w1：第一宽度
w2：第二宽度
具体实施方式
以下公开内容提供用于实作所提供主题的不同特征的许多不同的实施例或实例。以下阐述组件及排列的具体实例以简化本发明。当然，这些仅为实例且不旨在进行限制。例如，以下说明中将第一特征形成在第二特征“之上”或第二特征“上”可包括其中第一特征及第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有附加特征、进而使得所述第一特征与所述第二特征可能不直接接触的实施例。另外，本公开内容可能在各种实例中重复使用参考编号及/或字母。这种重复使用是出于简洁及清晰的目的，而不是自身表示所论述的各种实施例及/或配置之间的关系。
此外，为易于说明，本文中可能使用例如“之下(beneath)”、“下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括装置在使用或操作中的不同取向。设备可具有其他取向(旋转90度或处于其他取向)且本文中所用的空间相对性描述语可同样相应地进行解释。
图1至图7是说明根据本发明第一实施例的制作集成扇出型封装的工艺流程的剖视图。
参照图1，提供上面形成有剥离层db的载体c。举例来说，剥离层db形成在载体c的上表面上。在某些实施例中，载体c为玻璃衬底，且剥离层db为形成在所述玻璃衬底上的光热转换(light-to-heatconversion，lthc)释放层或介电层。然而，剥离层db及载体c的材料仅用于说明，且本发明并非仅限于此。
参照图2，在由载体c所承载的剥离层db上拾取及放置一个或多个集成电路组件100。各集成电路组件100可在厚度上实质上相同。集成电路组件100中的每一个可包括有源表面100a、与有源表面100a相对的后表面100b及分布在有源表面100a上的多个接垫pad(例如，铝接垫)。接垫pad电连接到对应地形成在集成电路组件100中的电路系统。集成电路组件100的后表面100b与由载体c所承载的剥离层db粘合。
在图2中，在由载体c所承载的剥离层db上安装三个集成电路组件100。可注意，集成电路组件100的数目仅用于说明，且本发明并非仅限于此。在某些替代性实施例中，在剥离层db上安装集成电路组件100之前，可先在剥离层db上形成绝缘层(图中未示出)。举例来说，所述绝缘层为聚苯并恶唑(polybenzoxazole，pbo)层或其他适合的聚合物绝缘层。在某些实施例中，集成电路组件100可包括高频宽存储器(highbandwidthmemory，hbm)芯片与和所述高频宽存储器(hbm)芯片电连接的至少一个控制器的组合。在某些替代性实施例中，集成电路组件100可包括各种种类的半导体芯片，例如存储器芯片(例如，静态随机存取存储器(sram)、动态随机存取存储器(dram)、电阻式随机存取存储器(rram)等等)、应用专用集成电路(applicationspecificintegratedcircuit，asic)、射频集成电路(radiofrequencyintegratedcircuit，rf-ic)或其组合。本发明不限制安装在由载体c所承载的剥离层db上的集成电路组件100的功能。
如图2中所示，在将集成电路组件100安装在由载体c所承载的剥离层db上之前，已在集成电路组件100的有源表面100a上形成与集成电路组件100的接垫pad电连接的多个导通孔(conductivevias)或导电柱102。导电柱102远离接垫pad而延伸且与接垫pad实质上垂直。导电柱102可在位置上对应于集成电路组件100的接垫pad。换句话说，导电柱102实质上与集成电路组件100的接垫pad对齐。在某些实施例中，通过晶片级镀覆工艺(waferlevelplatingprocess)来形成集成电路组件100的有源表面100a上的导电柱102；以及在形成导电柱102之后，执行晶片切割工艺(wafersawprocess)或单体化工艺(singulationprocess)以获得集成电路组件100。可从相同的晶片或从不同的晶片制作或切割出安装在由载体c所承载的剥离层db上的集成电路组件100。
在某些实施例中，导电柱102可为铜柱。在某些替代性实施例中，导电柱102可为在其顶表面上形成有焊料顶盖(soldercap)(图中未示出)的铜柱。导电柱102可由其他导电材料制成且本发明并非仅限于此。
参照图3，在形成导电柱102之后，接着在由载体c所承载的剥离层db上形成绝缘包封体110，从而使安装在剥离层db上的集成电路组件100的侧壁sw在侧向上被绝缘包封体110所包封。在某些实施例中，绝缘包封体110为通过传递模制工艺(transfermoldingprocess)形成的模制化合物，且绝缘包封体110的厚度实质上等于集成电路组件100的厚度。由于绝缘包封体110是通过传递模制工艺形成，因此绝缘包封体110的顶表面是相对平坦且光滑的。绝缘包封体110的所述平坦且光滑的顶表面有利於实现后续工艺。此外，集成电路组件100的导电柱102及有源表面100a能够从绝缘包封体110暴露出。
在某些实施例中，绝缘包封体110为含填料的绝缘包封体，所述含填料的绝缘包封体是通过传递模制工艺形成，且在制作含填料的绝缘包封体110期间无需执行研磨工艺。一般来说，绝缘包封体110中所含的填料是被添加到材料(例如，塑料、复合材料等等)以降低对更昂贵粘结材料(bindermaterial)的消耗或增强混合材料的某些性质(例如，电绝缘或散热)的粒子。举例来说，绝缘包封体110可为环氧树脂(epoxyresin)，且添加在所述环氧树脂中的填料可为二氧化硅(silica)或氧化铝(al2o3)或其他适合的绝缘材料。
由于在制作含填料的绝缘包封体110期间不需要执行研磨工艺，因此在含填料的绝缘包封体110的顶表面上不会产生凹坑。含填料的绝缘包封体110的平坦且光滑的表面有利於制作后续欲形成的薄膜。
在形成绝缘包封体110之后，形成介电层120以覆盖集成电路组件100的有源表面100a及绝缘包封体110的顶表面，以使导电柱102被介电层120包封及保护。举例来说，如图3中所示，介电层120可为聚苯并恶唑(pbo)层或其他适合的聚合物介电层。在某些实施例中，介电层120中未添加填料。
参照图3及图4，对介电层120执行研磨工艺，直至暴露出导电柱102的顶表面为止。在执行介电层120的研磨工艺之后，会形成厚度减小的介电层120’，且介电层120’的厚度实质上等于导电柱102的高度。如图4中所示，在执行研磨工艺之后，导电柱102会穿透介电层120’，且导电柱102在侧向上被介电层120’所包封。此外，介电层120’的顶表面会与导电柱102的顶表面实质上共面。
由于介电层120’不含填料，因此在执行研磨工艺之后在介电层120’的经研磨顶表面上不会产生凹坑。介电层120’的平坦且光滑的经研磨表面有利於制作后续欲形成的薄膜。
参照图5，在形成介电层120’之后，在介电层120’及导电柱102上形成重布线路结构130。重布线路结构130经由导电柱102电连接到集成电路组件100的接垫pad。此外，重布线路结构130与绝缘包封体110通过介电层120’间隔开。
如图5中所示，重布线路结构130包括交替堆叠的多个重布线导电层132与多个层间介电层134。重布线路结构130提供扇出功能(fan-outfunction)。重布线导电层132的至少某些部分在侧向上延伸且提供重新布局的功能(re-layoutfunction)。为了提供上述重新布局或扇出的功能，可在层间介电层134中形成多个接触窗口(contactwindow)并且可经由形成在层间介电层134中的所述接触窗口将重布线导电层132电连接到下方的一个或多个导电层。重布线导电层132不仅填充接触窗口以及在所述接触窗口中垂直地延伸，更在侧向上或水平地在层间介电层134的顶表面上延伸。
参照图6，在形成重布线路结构130之后，在重布线路结构130上放置多个导电端子140及/或至少一个无源组件150。所述多个导电端子140及/或所述至少一个无源组件150电连接到重布线路结构130。在某些实施例中，可通过植球工艺(ballplacementprocess)及回焊工艺(reflowprocess)在重布线路结构130上放置所述多个导电端子140，同时可通过回焊工艺在重布线路结构130上安装所述至少一个无源组件150。在某些替代性实施例中，导电端子140可为受控塌陷芯片连接(controlledcollapsechipconnection)(即，c4)凸块或铜凸块。
参照图7，在重布线路结构130上安装所述多个导电端子140及/或所述至少一个无源组件150之后，从集成电路组件100及绝缘包封体110剥离剥离层db及载体c。在某些实施例中，可通过紫外激光(uvlaser)来照射剥离层db(例如，lthc释放层)，从而方便实现剥离层db及载体c的剥离工艺。
图8至图14是说明根据本发明第二实施例的制作集成扇出型封装的工艺流程的剖视图。
参照图8，提供上面形成有剥离层db的载体c。举例来说，剥离层db形成在载体c的上表面上。在某些实施例中，载体c为玻璃衬底，且剥离层db为形成在所述玻璃衬底上的光热转换(lthc)释放层或介电层。然而，剥离层db及载体c的材料仅用于说明，且本发明并非仅限于此。
参照图9，在由载体c所承载的剥离层db上拾取及放置一个或多个集成电路组件100。各集成电路组件100可在厚度上实质上相同。集成电路组件100中的每一个可包括有源表面100a、与有源表面100a相对的后表面100b及分布在有源表面100a上的多个接垫pad(例如，铝接垫)。接垫pad电连接到对应地形成在集成电路组件100中的电路系统。集成电路组件100的后表面100b与由载体c所承载的剥离层db粘合。
在图9中，在由载体c所承载的剥离层db上安装三个集成电路组件100。可注意，集成电路组件100的数目仅用于说明，且本发明并非仅限于此。在某些替代性实施例中，在剥离层db上安装集成电路组件100之前，可先在剥离层db上形成绝缘层(图中未示出)。举例来说，所述绝缘层为聚苯并恶唑(pbo)层或其他适合的聚合物绝缘层。在某些实施例中，集成电路组件100可包括高频宽存储器(hbm)芯片与和所述高频宽存储器(hbm)芯片电连接的至少一个控制器的组合。在某些替代性实施例中，集成电路组件100可包括各种种类的半导体芯片，例如存储器芯片(例如，sram、dram、rram等等)、应用专用集成电路(asic)、射频集成电路(rf-ic)或其组合。本发明不限制安装在由载体c所承载的剥离层db上的集成电路组件100的功能。
如图9中所示，在由载体c所承载的剥离层db上形成绝缘包封体110，以使集成电路组件100的侧壁sw在侧向上被绝缘包封体110所包封。在某些实施例中，绝缘包封体110为通过传递模制工艺形成的模制化合物且绝缘包封体110的厚度实质上等于集成电路组件100的厚度。由于绝缘包封体110是通过传递模制工艺形成，因此绝缘包封体110的顶表面是平坦且光滑的。绝缘包封体110的平坦且光滑的顶表面会有利於实现后续工艺。此外，集成电路组件100的有源表面100a能够从绝缘包封体110暴露出。
在某些实施例中，绝缘包封体110为含填料的绝缘包封体，所述含填料的绝缘包封体110是通过传递模制工艺形成，且在制作含填料的绝缘包封体110期间无需执行研磨工艺。一般来说，绝缘包封体110中所含的填料是被添加到材料(例如，塑料、复合材料等等)以降低对更昂贵粘结材料的消耗或增强混合材料的某些性质的粒子。举例来说，绝缘包封体110可为环氧树脂且添加在所述环氧树脂中的填料可为二氧化硅或氧化铝(al2o3)或其他适合的绝缘材料。
由于在制作含填料的绝缘包封体110期间不执行研磨工艺，因此在含填料的绝缘包封体110的顶表面上不会产生凹坑。含填料的绝缘包封体110的所述平坦且光滑的顶表面会有利於制作后续欲形成的薄膜。
参照图10，在将集成电路组件100安装在由载体c所承载的剥离层db上之后，在集成电路组件100的有源表面100a上形成与集成电路组件100的接垫pad电连接的多个导电柱102。导电柱102远离接垫pad而延伸且与接垫pad实质上垂直。导电柱102可在位置上对应于集成电路组件100的接垫pad。换句话说，导电柱102实质上与集成电路组件100的接垫pad对齐。
在某些实施例中，导电柱102可为铜柱。在某些替代性实施例中，导电柱102可为在其顶表面上形成有焊料顶盖(图中未示出)的铜柱。导电柱102可由其他导电材料制成且本发明并非仅限于此。
在形成绝缘包封体110之后，形成介电层120以覆盖集成电路组件100的有源表面100a及绝缘包封体110的顶表面。导电柱102被介电层120包封及保护。举例来说，如图10中所示，介电层120为聚苯并恶唑(pbo)层或其他适合的聚合物介电层。在某些实施例中，介电层120中未添加填料。
参照图11至图14，图11至图14中所示的各工艺(即，研磨工艺、重布线层(redistributionlayer，rdl)形成工艺、导电端子140及/或所述至少一个无源组件150的安装工艺以及剥离工艺)与图4至图7中所示各工艺相似，且因此不再对其予以赘述。
图15至图21是说明根据本发明第三实施例的制作集成扇出型封装的工艺流程的剖视图。
参照图15，提供上面形成有剥离层db的载体c。举例来说，剥离层db形成在载体c的上表面上。在某些实施例中，载体c为玻璃衬底，且剥离层db为形成在所述玻璃衬底上的光热转换(lthc)释放层或介电层。然而，剥离层db及载体c的材料仅用于说明，且本发明并非仅限于此。
参照图16，在由载体c所承载的剥离层db上拾取及放置一个或多个集成电路组件100。各集成电路组件100可在厚度上实质上相同。集成电路组件100中的每一个可包括有源表面100a、与有源表面100a相对的后表面100b及分布在有源表面100a上的多个接垫pad(例如，铝接垫)。接垫pad电连接到对应地形成在集成电路组件100中的电路系统。集成电路组件100的后表面100b与由载体c所承载的剥离层db粘合。
在图16中，在由载体c所承载的剥离层db上安装三个集成电路组件100。可注意，集成电路组件100的数目仅用于说明，且本发明并非仅限于此。在某些替代性实施例中，在剥离层db上安装集成电路组件100之前，可在剥离层db上形成绝缘层(图中未示出)。举例来说，所述绝缘层为聚苯并恶唑(pbo)层或其他适合的聚合物绝缘层。在某些实施例中，集成电路组件100可包括高频宽存储器(hbm)芯片与和所述高频宽存储器(hbm)芯片电连接的至少一个控制器的组合。在某些替代性实施例中，集成电路组件100可包括各种种类的半导体芯片，例如存储器芯片(例如，sram、dram、rram等等)、应用专用集成电路(asic)、射频集成电路(rf-ic)或其组合。本发明不限制安装在由载体c所承载的剥离层db上的集成电路组件100的功能。
如图16中所示，在由载体c所承载的剥离层db上形成绝缘包封体110，从而使集成电路组件100的侧壁sw在侧向上被绝缘包封体110所包封。在某些实施例中，绝缘包封体110为通过传递模制工艺形成的模制化合物且绝缘包封体110的厚度实质上等于集成电路组件100的厚度。由于绝缘包封体110是通过传递模制工艺形成，因此绝缘包封体110的顶表面是平坦且光滑的。绝缘包封体110的所述平坦且光滑的顶表面有利於实现后续工艺。此外，集成电路组件100的有源表面100a能够从绝缘包封体110暴露出。
在某些实施例中，绝缘包封体110为含填料的绝缘包封体，含填料的绝缘包封体110通过传递模制工艺形成，且在制作含填料的绝缘包封体110期间无需执行研磨工艺。一般来说，绝缘包封体110中所含的填料是被添加到材料(例如，塑料、复合材料等等)以降低对更昂贵粘结材料的消耗或增强混合材料的某些性质的粒子。举例来说，绝缘包封体110可为环氧树脂且添加在所述环氧树脂中的填料可为二氧化硅或氧化铝(al2o3)或其他适合的绝缘材料。
由于在制作含填料的绝缘包封体110期间不执行研磨工艺，因此在含填料的绝缘包封体110的顶表面上不会产生凹坑。含填料的绝缘包封体110的所述平坦且光滑的顶表面有利於制作后续欲形成的薄膜。
参照图17，在将集成电路组件100安装在由载体c所承载的剥离层db上之后，在集成电路组件100的有源表面100a及绝缘包封体110的顶表面上形成其中具有多个开口222的介电层220。举例来说，如图17中所示，介电层220为聚苯并恶唑(pbo)层或其他适合的聚合物介电层。在某些实施例中，介电层220中未添加填料。在形成具有开口222的介电层220之后，在介电层220上形成填充介电层220中的开口222的导电材料层con。在某些实施例中，可通过化学气相沉积(chemicalvapordeposition，cvd)、物理气相沉积(physicalvapordeposition，pvd)或其他适合的沉积工艺来形成导电材料层con。
参照图18，执行研磨工艺或抛光工艺(polishingprocess)以局部地移除导电材料层con，直至暴露出介电层220为止。在某些实施例中，用于将导电材料层con图案化的抛光工艺可为化学机械抛光(chemicalmechanicalpolishing，cmp)工艺。在导电材料层con被局部地移除之后，在开口222中形成与集成电路组件100的接垫pad电连接的多个导电柱102。导电柱102远离接垫pad而延伸且实质上垂直于接垫pad。导电柱102可在位置上对应于集成电路组件100的接垫pad。换句话说，导电柱102实质上与集成电路组件100的接垫pad对齐。
在某些实施例中，导电柱102可为铜柱。在某些替代性实施例中，导电柱102可为在其顶表面上形成有焊料顶盖(图中未示出)的铜柱。导电柱102可由其他导电材料制成且本发明并非仅限于此。在图18中所示实施例中，可在形成导电柱102之前，先形成其中界定有开口222的介电层220。
参照图19至图21，图19至图21中所示的各工艺(即，研磨工艺、重布线层形成工艺、导电端子140及/或所述至少一个无源组件150的安装工艺以及剥离工艺)与图4至图7中所示各工艺相似，且因此不再对其予以赘述。
图22至图29是说明根据本发明第四实施例的制作集成扇出型封装的工艺流程的剖视图。
参照图22，提供上面形成有剥离层db的载体c。举例来说，剥离层db形成在载体c的上表面上。在某些实施例中，载体c为玻璃衬底，且剥离层db为形成在所述玻璃衬底上的光热转换(lthc)释放层或介电层。然而，剥离层db及载体c的材料仅用于说明，且本发明并非仅限于此。
参照图23，在由载体c所承载的剥离层db上拾取及放置一个或多个集成电路组件100。各集成电路组件100可在厚度上实质上相同。集成电路组件100中的每一个可包括有源表面100a、与有源表面100a相对的后表面100b及分布在有源表面100a上的多个接垫pad(例如，铝接垫)。接垫pad电连接到对应地形成在集成电路组件100中的电路系统。集成电路组件100的后表面100b与由载体c所承载的剥离层db粘合。
在图23中，在由载体c所承载的剥离层db上安装三个集成电路组件100。可注意，集成电路组件100的数目仅用于说明，且本发明并非仅限于此。在某些替代性实施例中，在剥离层db上安装集成电路组件100之前，可在剥离层db上形成绝缘层(图中未示出)。举例来说，所述绝缘层为聚苯并恶唑(pbo)层或其他适合的聚合物绝缘层。在某些实施例中，集成电路组件100可包括高频宽存储器(hbm)芯片与和所述高频宽存储器(hbm)芯片电连接的至少一个控制器的组合。在某些替代性实施例中，集成电路组件100可包括各种种类的半导体芯片，例如存储器芯片(例如，sram、dram、rram等等)、应用专用集成电路(asic)、射频集成电路(rf-ic)或其组合。本发明不限制安装在由载体c所承载的剥离层db上的集成电路组件100的功能。
如图23中所示，在某些实施例中，在将集成电路组件100安装在由载体c所承载的剥离层db上之后，在集成电路组件100上形成多个第一导电柱102a及多个第一介电层104。在某些替代性实施例中，可在将集成电路组件100安装在由载体c所承载的剥离层db上之前，在集成电路组件100上形成多个第一导电柱102a及多个第一介电层104。第一导电柱102a电连接到集成电路组件100且被第一介电层104覆盖。
在某些实施例中，第一介电层104的数目可等于集成电路组件100的数目；换句话说，第一介电层104覆盖集成电路组件100的第一导电柱102a及有源表面100a。在某些替代性实施例中，第一介电层104的数目可小于集成电路组件100的数目；换句话说，第一介电层104覆盖集成电路组件100的第一导电柱102a的一部分及有源表面100a的一部分。
在某些实施例中，第一导电柱102a可为铜柱。在某些替代性实施例中，第一导电柱102a可为在其顶表面上形成有焊料顶盖(图中未示出)的铜柱。第一导电柱102a可由其他导电材料制成且本发明并非仅限于此。
举例来说，第一介电层104为聚苯并恶唑(pbo)层或其他适合的聚合物介电层。在某些实施例中，第一介电层104中不含填料。在某些替代性实施例中，第一介电层104中可含填料。
参照图24，在由载体c所承载的剥离层db上形成含填料的绝缘包封体110以包封集成电路组件100及第一介电层104。在某些实施例中，含填料的绝缘包封体110为通过模制工艺形成的模制化合物。举例来说，含填料的绝缘包封体110可为环氧树脂且添加在所述环氧树脂中的填料可为二氧化硅或氧化铝(al2o3)或其他适合的绝缘材料。
参照图25，研磨含填料的绝缘包封体110及第一介电层104，直至暴露出第一导电柱102a的顶表面为止。在研磨含填料的绝缘包封体110及第一介电层104之后，会形成经研磨含填料的绝缘包封体110及多个第一经研磨介电层104’且第一经研磨介电层104’的厚度实质上等于第一导电柱102a的高度。第一导电柱102a穿透第一经研磨介电层104’。第一经研磨介电层104’的顶表面与第一导电柱102a的顶表面实质上共面。
如图25中所示，在研磨工艺之后，在经研磨含填料的绝缘包封体110的经研磨表面上会产生凹坑p。在某些实施例中，凹坑p的宽度可介于约4微米至约50微米范围内且凹坑p的深度可介于约2微米至约25微米范围内。
如图25中所示，在第一导电柱102a上形成多个第二导电柱102b。第二导电柱102b经由第一导电柱102a电连接到集成电路组件100。在某些实施例中，第二导电柱102b可为铜柱。在某些替代性实施例中，第二导电柱102b可为在其顶表面上形成有焊料顶盖(图中未示出)的铜柱。第二导电柱102b可由其他导电材料制成且本发明并非仅限于此。
接着在经研磨含填料的绝缘包封体110的经研磨表面及第一经研磨介电层104’的经研磨表面上形成第二介电层320以包封第二导电柱102b。举例来说，第二介电层320为聚苯并恶唑(pbo)层或其他适合的聚合物介电层且第二介电层320中不含填料。
参照图25及图26，对第二介电层320执行研磨工艺，直至暴露出第二导电柱102b的顶表面为止。在执行第二介电层320的研磨工艺之后，会形成厚度减小的第二经研磨介电层320’，且第二经研磨介电层320’的厚度实质上等于第二导电柱102b的高度。如图26中所示，第二导电柱102b穿透第二经研磨介电层320’。此外，第二经研磨介电层320’的顶表面与第二导电柱102b的顶表面实质上共面。
如图25及图26中所示，经研磨含填料的绝缘包封体110上的凹坑p被第二介电层320或第二经研磨介电层320’所覆盖。第二经研磨介电层320’可填充经研磨含填料的绝缘包封体110上的凹坑p并提供良好地形(topography)。
由于第二经研磨介电层320’不含填料，因此在第二经研磨介电层320’的顶表面上不会产生凹坑。第二经研磨介电层320’的平坦且光滑的顶表面有利於制作后续欲形成的薄膜。如图26中所示，在执行研磨工艺之后，第二导电柱102b在侧向上被第二经研磨介电层320’所包封，且第二导电柱102b能够从第二经研磨介电层320’暴露出。
如图25及图26中所示，在某些实施例中，第一导电柱102a的第一宽度w1大于第二导电柱102b的第二宽度w2。在某些替代性实施例中，第一导电柱102a的第一宽度小于第二导电柱102b的第二宽度。
参照图27，在第二经研磨介电层320’及第二导电柱102b上形成重布线路结构130。重布线路结构130经由第一导电柱102a及第二导电柱102b电连接到集成电路组件100。此外，通过第二经研磨介电层320’将重布线路结构130与经研磨且含填料的绝缘包封体110间隔开。
参照图28至图29，图28至图29中所示的各工艺(即，导电端子140及/或所述至少一个无源组件150的安装工艺以及剥离工艺)与图6至图7中所示各工艺相似，且因此不再对其予以赘述。
还可包括其他特征及工艺。举例来说，可包括测试结构以帮助进行三维封装(3dpackaging)或三维集成电路(3dic)装置的验证测试。所述测试结构可包括例如在重布线层中或衬底上形成的使得能够测试3d封装或3dic、使用探针及/或探针卡(probecard)等的测试垫(testpad)。可对中间结构及最终结构执行验证测试。另外，本文中所公开的结构及方法可与包含对已知良好管芯的中间验证的测试方法论结合使用以提高良率及降低成本。
根据本发明的某些实施例，提供一种制作集成扇出型封装的方法。所述方法包括以下步骤。在载体上安装集成电路组件。在所述载体上形成绝缘包封体，以包封所述集成电路组件的侧壁。在所述集成电路组件上形成多个导电柱，并形成介电层以覆盖所述集成电路组件及所述绝缘包封体，其中所述多个导电柱穿透所述介电层且电连接到所述集成电路组件。在所述介电层及所述多个导电柱上形成重布线路结构，其中所述重布线路结构经由所述多个导电柱电连接到所述集成电路组件，且所述重布线路结构与所述绝缘包封体通过所述介电层间隔开。
在所述的方法中，所述多个导电柱是在将所述集成电路组件安装在载体上之前形成在所述集成电路组件上。
在所述的方法中，在所述集成电路组件上形成多个导电柱之后形成所述介电层。
在所述的方法中，所述多个导电柱是在将所述集成电路组件安装在载体上之后形成在所述集成电路组件上。
在所述的方法中，在所述集成电路组件上形成多个导电柱之后形成所述介电层。
在所述的方法中，所述介电层包括用于容纳所述多个导电柱的多个开口，且在所述集成电路组件上形成多个导电柱之前形成包括所述多个开口的所述介电层。
所述的方法进一步包括：从所述载体剥离所述集成电路组件及所述绝缘包封体。
根据本发明的替代性实施例，提供一种制作集成扇出型封装的方法。所述方法包括以下步骤。在载体上安装集成电路组件。在所述集成电路组件上形成多个第一导电柱，且所述多个第一导电柱电连接到所述集成电路组件。在所述集成电路组件上形成第一介电层，以覆盖所述多个第一导电柱。在所述载体上形成含填料的绝缘包封体，以包封所述集成电路组件及所述第一介电层。研磨所述含填料的绝缘包封体以及所述第一介电层，直至暴露出所述多个第一导电柱为止。在所述多个第一导电柱上形成多个第二导电柱。在所述第一介电层及所述含填料的绝缘包封体上形成第二介电层，以覆盖所述多个第二导电柱。研磨所述第二介电层，直至暴露出所述多个第二导电柱为止。在所述第二介电层及所述多个第二导电柱上形成重布线路结构，且所述重布线路结构经由所述多个第一导电柱及所述多个第二导电柱电连接到所述集成电路组件。
在所述的方法中，所述集成电路组件包括有源表面、与所述有源表面相对的后表面及分布在所述有源表面上的多个接垫，所述集成电路组件的所述后表面与所述载体粘合，且所述多个第一导电柱形成在所述接垫上并电连接到所述接垫。
在所述的方法中，在研磨所述含填料的绝缘包封体及所述第一介电层之后，所述多个第一导电柱的高度实质上等于所述第一介电层的厚度。
在所述的方法中，在研磨所述第二介电层之后，所述多个第二导电柱的高度实质上等于所述第二介电层的厚度。
在所述的方法中，所述多个第一导电柱的第一宽度大于所述多个第二导电柱的第二宽度。
在所述的方法中，所述多个第一导电柱的第一宽度小于所述多个第二导电柱的第二宽度。
在所述的方法中，在研磨所述含填料的绝缘包封体及所述第一介电层之后，在所述含填料的绝缘包封体的经研磨表面上产生多个凹坑。
在所述的方法中，在所述第一介电层及所述含填料的绝缘包封体上形成所述第二介电层之后，所述含填料的绝缘包封体的所述经研磨表面上的所述多个凹坑被所述第二介电层覆盖。
在所述的方法中，所述第二介电层不含填料。
在所述的方法中，所述第一介电层及所述第二介电层不含填料。
所述的方法进一步包括：从所述载体剥离所述集成电路组件及所述绝缘包封体。
根据本发明的又一些替代性实施例，提供一种集成扇出型封装，所述集成扇出型封装包括集成电路组件、含填料的绝缘包封体、多个导电柱、介电层及重布线路结构。所述含填料的绝缘包封体在侧向上包封所述集成电路组件的侧壁。所述多个导电柱设置在所述集成电路组件上。所述介电层覆盖所述集成电路组件及所述含填料的绝缘包封体。所述多个导电柱穿透所述介电层且电连接到所述集成电路组件。所述重布线路结构设置在所述介电层及所述多个导电柱上，其中所述重布线路结构经由所述多个导电柱电连接到所述集成电路组件，且所述重布线路结构与所述含填料的绝缘包封体通过所述介电层间隔开。
在所述的方法中，所述介电层不含填料。
以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本发明的各个方面。所属领域中的技术人员应知，其可容易地使用本发明作为设计或修改其他工艺及结构的基础来实施与本文中所介绍的实施例相同的目的及/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本发明的精神及范围，而且他们可在不背离本发明的精神及范围的条件下对其作出各种改变、代替及变更。