实施方式涉及半导体装置及其制造方法。
背景技术：
提出了在三维存储器设备中使在层叠方向上相邻的电极层之前成为空隙的构造。
技术实现要素：
实施方式提供一种能够得到选择晶体管的稳定的特性的半导体装置及其制造方法。
实施方式的半导体装置具备基底层、层叠体、半导体主体以及电荷蓄积部。所述层叠体设置在所述基底层上。所述层叠体具有：隔着空隙而层叠的多个电极层、在所述多个电极层的层叠方向上层叠的多个选择栅层以及设置于在所述层叠方向上相邻的选择栅层之间的绝缘层。所述半导体主体在所述层叠体内在所述层叠方向上延伸。所述电荷蓄积部设置于所述半导体主体与所述电极层之间。
附图说明
图1是实施方式的半导体装置的示意立体图。
图2是实施方式的半导体装置的示意截面图。
图3的(a)是图2中的a部的放大图，(b)是图2中的b部的放大图。
图4～图13是表示实施方式的半导体装置的制造方法的示意截面图。
图14是实施方式的半导体装置的示意截面图。
图15是实施方式的半导体装置的示意截面图。
图16～图31的(b)是表示实施方式的半导体装置的制造方法的示意截面图。
图32是实施方式的半导体装置的示意截面图。
图33是实施方式的半导体装置的示意截面图。
图34是实施方式的半导体装置的示意截面图。
图35是示出图4～图13所示的各要素材料的组合例的图。
附图标记说明
10…基板；20…半导体主体；30…存储器膜；44…密封膜；45…空隙；61…被覆膜(coverfilm)；62…侧壁膜；63…盖膜(capfilm)；64…绝缘膜；66…被覆膜；70…导电层；72…绝缘层；sgd…漏侧选择栅；sgs…源侧选择栅；wl…电极层；dwl…虚拟电极层；sl…源层
具体实施方式
以下，参照附图对实施方式进行说明。此外，在各图中对相同的要素标注了相同的附图标记。
在实施方式中，作为半导体装置，例如对具有三维构造的存储器单元阵列的半导体存储装置进行说明。
图1是实施方式的存储器单元阵列的示意立体图。
图2是实施方式的存储器单元阵列的示意截面图。
在图1中，将相对于基板10的主面平行且相互正交的2个方向设为x方向和y方向，将相对于该x方向和y方向双方正交的方向设为z方向(层叠方向)。图2的y方向以及z方向，分别与图1的y方向以及z方向对应。
存储器单元阵列具有：源层sl、设置在源层sl上的层叠体100、多个柱状部cl、多个分离部61以及设置于层叠体100的上方的多个位线bl。
柱状部cl形成为在层叠体100内在该层叠方向(z方向)上延伸的大致圆柱状。多个柱状部cl例如交错排列。或者，多个柱状部cl也可以沿着x方向和y方向呈正方网格状排列。
分离部60将层叠体100在y方向上分离成多个块(或者指状部)。
多个位线bl是在y方向上延伸的例如金属膜。多个位线bl在x方向上相互分离。
柱状部cl的后述的半导体主体20的上端部，经由图1所示的连接器cb和连接器v1连接于位线bl。
源层sl隔着绝缘层11设置在基板10上。基板10例如是硅基板。另外，也可以在绝缘层11中设置布线和/或电路。源层sl例如具有掺杂了杂质的半导体层(半导体区域)和设置于该半导体层与绝缘层11之间的含有金属的层。
如图2所示，半导体主体20的下端部与作为基底层的源层sl的半导体层相接触。或者，也可以，在层叠体100与基板10之间不设置源层sl，而是半导体主体20的下端部与作为基底层的基板10相接触。
在源层sl上设置有层叠体100。层叠体100具有在相对于基板10的主面垂直的方向(z方向)上层叠的多个导电层70。在最上层的导电层70上设置有绝缘层42。
各个导电层70是相同材料的具有大致相同厚度的层。导电层70是例如主成分中含有掺杂了杂质的多晶硅或金属的层。
多个导电层70中的至少最上层的导电层70，是漏侧选择晶体管std(图1)的漏侧选择栅(上侧选择栅层)sgd，至少最下层的导电层70是源侧选择晶体管sts(图1)的源侧选择栅(下侧选择栅层)sgs。
例如，包含最上层的导电层70在内的上层侧的3层导电层70为漏侧选择栅sgd。源侧选择栅sgs也设置有多个。
漏侧选择栅sgd与源侧选择栅sgs之间的多个导电层70为作为存储器单元mc(图1)的控制栅来发挥功能的电极层(字线)wl。
多个电极层wl中的最上层的电极层wl与多个漏侧选择栅sgd中的最下层的漏侧选择栅sgd之间的至少一层的导电层70，可以设为虚拟电极层dwl。虚拟电极层dwl不作为存储器单元mc的控制栅来使用。
多个电极层wl中的最下层的电极层wl与多个源侧选择栅sgs中的最上层的源侧选择栅sgd之间的至少一层的导电层70，也可以设为虚拟电极层dwl。
电极层wl和虚拟电极层dwl不设置于多个漏侧选择栅sgd之间和多个源侧选择栅sgs之间。
在层叠方向(z方向)上相邻的电极层wl彼此之间设置有空隙(airgap)45。多个电极层wl隔着空隙45在z方向上层叠。空隙45也设置于最上层的电极层wl与虚拟电极层dwl之间。
在层叠方向上相邻的漏侧选择栅sgd彼此之间设置有绝缘层72。在漏侧选择栅sgd彼此之间不形成空间隙(void)和/或接缝(seam)地设置有绝缘层72。
绝缘层72例如是含硼或磷的氧化硅层、或者氧化硅膜。或者，绝缘层72为氮化硅层。
也存在绝缘层72设置于最下层的漏侧选择栅sgd与虚拟电极层dwl之间的情况。另外，绝缘层72有时也设置于多个虚拟电极层dwl彼此之间。绝缘层72不设置于电极层wl彼此之间。
在图2所示的例子中，在层叠方向上相邻的源侧选择栅sgs彼此之间也设置有空隙45。在最下层的电极层wl(或者虚拟电极层dwl)与最上层的源侧选择栅sgs之间也设置有空隙45。在源层sl与最下层的源侧选择栅sgs之间也设置有空隙45。
图3的(a)是图2中的a部的放大图，图3的(b)是图2中的b部的放大图。图3的(a)示出漏侧选择晶体管std的截面，图3的(b)示出存储器单元mc的截面。此外，源侧选择晶体管sts为与图3的(b)同样的截面构造。
柱状部cl具有存储器膜30、半导体主体20和绝缘性的芯膜50。存储器膜30是具有沟道绝缘膜31、电荷蓄积膜(电荷蓄积部)32和块绝缘膜33的绝缘膜的层叠膜。
半导体主体20形成为在层叠体100内在z方向上连续延伸的管状。芯膜50设置于该管状的半导体主体20的内侧。
半导体主体20的上端部经由图1所示的连接器cb和连接器v1连接于位线bl。如图2所示，半导体主体20的下端部与源层sl相接触。
存储器膜30设置于层叠体100与半导体主体20之间，从外周侧包围半导体主体20。
如图3的(a)和(b)所示，沟道绝缘膜31设置于半导体主体20与电荷蓄积膜32之间并与半导体主体20相接触。电荷蓄积膜32设置于沟道绝缘膜31与块绝缘膜33之间。块绝缘膜33设置于电荷蓄积膜32与导电层70(电极层wl、虚拟电极层dwl、选择栅sgd、sgs)之间。
如图3的(b)所示，半导体主体20、存储器膜30以及电极层wl构成存储器单元mc。存储器单元mc具有电极层wl隔着存储器膜30包围半导体主体20的周围的纵型晶体管构造。
在该纵型晶体管构造的存储器单元mc中，半导体主体20例如是硅的沟道体(channelbody)，电极层wl作为控制栅来发挥功能。电荷蓄积膜32作为蓄积从半导体主体20注入的电荷的数据存储层来发挥功能。
实施方式的半导体存储装置是能够电自由地进行数据的擦除·写入、即使切断电源也能保持存储内容的非易失性半导体存储装置。
存储器单元mc例如是电荷俘获(chargetrap)型的存储器单元。电荷蓄积膜32在绝缘性的膜中有很多捕获电荷的俘获点(trapsite)，例如包括氮化硅膜。或者，电荷蓄积膜32也可以是周围被绝缘体包围的、具有导电性的浮置栅。
沟道绝缘膜31在从半导体主体20对电荷蓄积膜32注入电荷时或者在蓄积于电荷蓄积膜32的电荷向半导体主体20释放时成为势垒。沟道绝缘膜31例如包括氧化硅膜。
块绝缘膜33防止蓄积于电荷蓄积膜32的电荷向电极层wl释放。另外，块绝缘膜33防止电荷从电极层wl向柱状部cl的向后隧穿(backtunneling)。
块绝缘膜33例如包括氧化硅膜。或者，块绝缘膜33也可以是氧化硅膜与金属氧化膜(例如氧化铝膜)的层叠膜。在该情况下，氧化硅膜可以设置于电荷蓄积膜32与金属氧化膜之间，金属氧化膜可以设置于氧化硅膜与电极层wl之间。
如图3的(a)所示，半导体主体20、存储器膜30以及漏侧选择栅sgd构成漏侧选择晶体管std。漏侧选择晶体管std具有漏侧选择栅sgd隔着存储器膜30包围半导体主体20的周围的纵型晶体管构造。漏侧选择栅sgd与半导体主体20之间的存储器膜30作为漏侧选择晶体管std的栅绝缘膜来发挥功能。
源侧选择晶体管sts也与漏侧选择晶体管std同样地构成。即，源侧选择晶体管sts具有源侧选择栅sgs隔着存储器膜30包围半导体主体20的周围的纵型晶体管构造。源侧选择栅sgs与半导体主体20之间的存储器膜30作为源侧选择晶体管sts的栅绝缘膜来发挥功能。
如图1所示，在层叠体100的上层部设置有漏侧选择晶体管std，在层叠体100的下层部设置有源侧选择晶体管sts。
设置有经过半导体主体20而串联连接的多个漏侧选择晶体管std。另外，设置有经过半导体主体20而串联连接的多个源侧选择晶体管sts。对多个漏侧选择晶体管std的多个漏侧选择栅sgd赋予同一栅电位，对多个源侧选择晶体管sts的多个源侧选择栅sgs赋予同一栅电位。
在漏侧选择晶体管std与源侧选择晶体管sts之间设置有多个存储器单元mc。在漏侧选择晶体管std与存储器单元mc之间，设置有在控制栅具有前述的虚拟电极层dwl的虚拟单元(dummycell)。有时在源侧选择晶体管sts与存储器单元mc之间也设置虚拟单元。虚拟单元不承担数据存储的功能。
多个存储器单元mc、漏侧选择晶体管std以及源侧选择晶体管sts经过柱状部cl的半导体主体20而串联连接，构成一个存储器串(memorystring)。该存储器串在相对于xy面平行的面方向上例如交错配置，多个存储器单元mc在x方向、y方向以及z方向上三维地设置。
接下来，参照图2对分离部60进行说明。
分离部60具有将层叠体100在y方向上分离成多个块的缝隙st。如后所述，在层叠体100上形成盖层(绝缘层)43之后，例如通过rie(reactiveionetching；反应离子蚀刻)法来形成缝隙st。缝隙st贯通盖层43和层叠体100，到达源层sl。缝隙st的宽度比在层叠方向上相邻的导电层70间的距离宽。
在图2所示的例子中，在缝隙st内不埋入膜材料，确保了在缝隙st内在z方向上延伸的空间。导电层70间的空隙45与该缝隙st内的空间相连。即，空隙45中的缝隙st侧的端部未用膜堵塞。未形成经由空隙45将在层叠方向上相邻的导电层70的缝隙st侧的端部彼此相连这样的膜。
在层叠了多个漏侧选择栅sgd和绝缘层72的部分的缝隙st的侧壁设置有侧壁膜62。在缝隙st中的与y方向相向的一对侧壁分别设置有侧壁膜62，在这一对侧壁膜62之间形成有空间。
在图2所示的例子中，多个漏侧选择栅sgd的缝隙st侧的端部和绝缘层72的缝隙st侧的端部被侧壁膜62覆盖。
侧壁膜62的下端位于漏侧选择栅sgd与电极层wl之间的形成有虚拟电极层dwl的区域附近。
侧壁膜62的上端位于比层叠体100的上表面靠上方且比盖层43的上表面靠下方的高度的位置。
绝缘层72相对于侧壁膜62具有蚀刻选择性。例如，绝缘层72是通过热cvd(chemicalvapordeposition，化学气相沉积)法形成的氮化硅层(热sin层)，侧壁膜62是通过lto(lowtemperatureoxide，低温氧化)法形成的氧化硅膜(lto膜)，将参照图35后述。或者，绝缘层72是bsg(boronsilicateglass，硼硅玻璃)层或psg(phosphorussilicateglass，磷硅酸盐玻璃)层，侧壁膜62是lto膜或通过等离子体cvd法形成的氮化硅膜(等离子体sin膜)。或者，绝缘层72是sio2膜，侧壁膜62是等离子体sin膜、sic膜或sico膜。
在盖层43上设置有密封膜44。密封膜44的一部分还进入缝隙st内，堵塞缝隙st的上端。在形成密封膜44时，侧壁膜62成为密封膜44进入缝隙st内的阻碍，密封膜44以被侧壁膜62的上端附近阻断的方式形成。因此，密封膜44在侧壁膜62的上端附近堵塞缝隙st的上端。
为了提高存储器单元mc的密度，要求增大电极层wl的层叠数。另一方面，从使层叠体100的加工容易进行的观点出发，优选，层叠体100整体的厚度增大受抑制。因此，不仅要求电极层wl的层叠数的增大，还要求在层叠方向上相邻的电极层wl的间隔的狭小化。这样的电极层wl间的狭小化容易引起起因于电极层wl间的绝缘破坏和/或电极层wl间的电容耦合的存储器单元mc间的干涉(阈值电压的变动等)。
根据实施方式，如图2、图3的(b)所示，在层叠方向上相邻的存储器单元mc的电极层wl之间形成有空隙45。因此，能提高邻接电极层wl间的耐压。进一步，能降低邻接电极层wl间的电容、能抑制邻接存储器单元mc间的干涉。
在多个漏侧选择栅sgd之间设置有绝缘层72而不是空隙。如后述那样，在形成层叠体100时从最下层起依次成膜了的多个绝缘层72中的应成为空隙45的层(layer)的绝缘层72，通过经过缝隙st的蚀刻而被去除，由侧壁膜62保护的部分的绝缘层72残留下来。通过在层叠体100中局部残留绝缘层72，从而能提高层叠体100的强度。由于对多个漏侧选择栅sgd施加同一栅电位，因此在层叠方向上相邻的漏侧选择栅sgd间不会产生高电场，也不会产生单元间干涉这样的问题。
隔着空隙45层叠的多个导电层70，以包围多个柱状部cl的侧面的方式与柱状部cl的侧面相接触。多个导电层70通过这样的与多个柱状部cl的物理结合而被支撑，保持导电层70间的空隙45。
绝缘层72不是绝缘膜进入导电层70间的空隙而形成的层，而是在层叠体100的形成时从下往上依次堆起来而成膜的层。因此，与前者的情况相比，能够使没有空间隙和/或接缝的预定膜厚的绝缘层72介于漏侧选择栅sgd之间。这会抑制漏侧选择晶体管std的阈值电压的偏差。
密封膜44是绝缘膜，是通过例如等离子体cvd法而形成的氧化硅膜。该密封膜44也可以进入比侧壁膜62靠下方的缝隙st内而将空隙45的缝隙st侧的端部闭塞。在该情况下，若在层叠方向上相邻的电极层wl间的间隔变窄，则沿着形成于空隙45的端部的绝缘膜表面的电极层wl间的沿面距离也变短，存在在电极层wl的缝隙st侧的端部使耐压降低的可能性。
如图2所示的例子那样，当在空隙45的缝隙st侧的端部未形成膜、即在层叠方向上相邻的电极层wl彼此在缝隙st侧的端部未经过膜而相连的构造的情况下，能确保邻接的电极层wl间的高耐压。
接下来，参照图4～图13对图2所示的存储器单元阵列的制造方法进行说明。图4～图13的截面与图2的截面对应。
如图4所示，在基板10上形成绝缘层11，在绝缘层11上形成源层sl。
在源层sl上形成层叠体100。在源层sl上交替层叠绝缘层(第二层)72和导电层(第一层)70。反复进行将绝缘层72与导电层70交替层叠的步骤，在源层sl上形成多个绝缘层72和多个导电层70。在最上层的导电层70上形成绝缘层42。
如图5所示，在层叠体100形成多个内存孔mh。内存孔mh通过使用了未图示的掩膜层的rie法来形成。内存孔mh贯通层叠体100，达到源层sl。
如图6所示，在内存孔mh内形成柱状部cl。在内存孔mh内依次形成存储器膜30、半导体主体20以及芯膜50。半导体主体20的下端部与源层sl相接触。
在形成柱状部cl之后，在层叠体100上形成盖层43。盖层43覆盖柱状部cl的上端。
并且，如图7所示，在盖层43和层叠体100形成缝隙st。缝隙st通过使用了未图示的掩膜层的rie法来形成。缝隙st贯通盖层43和层叠体100，到达源层sl。
如图8所示，在缝隙st内埋入被覆膜(或者牺牲膜)61。被覆膜61也形成于盖层43上。
通过rie法对该被覆膜61进行回蚀(etchback)，如图9所示，使缝隙st内的被覆膜61的上端后退。盖层43上的被覆膜61被去除。
使被覆膜61的上端后退，以使得多个漏侧选择栅sgd之前的绝缘层72中的缝隙st侧的端部在缝隙st露出。图9中示出下述例子：被覆膜61的上端后退至比层叠有多层(例如3层)漏侧选择栅sgd的部分靠下方的层叠有虚拟电极层dwl的区域。不使被覆膜61的上端后退至存储器单元mc的层叠有电极层wl的区域。使得电极层wl间的绝缘层72的缝隙st侧的端部由被覆膜61覆盖、不在缝隙st露出。
之后，如图10所示，在被覆膜61上的缝隙st内形成侧壁膜62。侧壁膜62沿着盖层43的上表面、缝隙st的侧壁以及被覆膜61的上表面共形地形成。在侧壁膜62的内侧残留有空间。
通过rie法对侧壁膜62进行回蚀而将形成于被覆膜61的上表面上的侧壁膜62去除。如图11所示，被覆膜61的上表面在其上的缝隙st内空间露出。侧壁膜62的上端后退至例如盖层43的侧方的高度。
之后，对被覆膜61进行蚀刻将其去除。如图12所示，侧壁膜62残留下来。侧壁膜62覆盖多个漏侧选择栅sgd的缝隙st侧的端部和漏侧选择栅sgd之间的绝缘层72的缝隙st侧的端部。另外，在图12所示的例子中，侧壁膜62也覆盖最下层的漏侧选择栅sgd与虚拟电极层dwl之间的绝缘层72的缝隙st侧的端部和该虚拟电极层dwl的缝隙st侧的端部。
并且，通过经过缝隙st的蚀刻，将缝隙st侧的端部未由侧壁膜62覆盖的绝缘层72去除。绝缘层72的蚀刻从在缝隙st露出的端部开始进行。
通过对该绝缘层72的蚀刻，如图13所示，在多个电极层wl之间形成空隙45。空隙45也形成于多个源侧选择栅sgs之间、最下层的源侧选择栅sgs与源层sl之间、最下层的电极层wl(或虚拟电极层dwl)与最上层的源侧选择栅sgs之间以及最上层的电极层wl与虚拟电极层dwl之间。
通过侧壁膜62与缝隙st隔绝开的上层侧的绝缘层72，未被蚀刻而残留。多个漏侧选择栅sgd之间的绝缘层72和最下层的漏侧选择栅sgd与虚拟电极层dwl之间的绝缘层72，未被蚀刻而残留。
之后，如图2所示，在盖层43上形成密封膜44。密封膜44的一部分也形成于缝隙st的上端附近的侧壁，以被侧壁膜62的上端阻断的方式将缝隙st的上端堵塞。
若密封膜44堵塞缝隙st的上端的位置接近密封膜44的上表面侧，则在后步骤例如cmp(chemicalmechanicalpolishing，化学机械研磨)步骤时，在密封膜44中的缝隙st的上方的部分容易出现裂纹(crack)。该裂纹会成为药液、浆料(slurry)等进入缝隙st内的路径。
为了不产生上述裂纹，优选，密封膜44堵塞缝隙st的上端的位置为盖层43的上表面以下的高度。
在此，作为比较例，考虑不设置侧壁膜62，将漏侧选择栅sgd之间的绝缘层72去除，在漏侧选择栅sgd之间也形成空隙45的情况。
在该比较例中，密封膜44的一部分从缝隙st的上端起沿着缝隙st的侧壁生长(堆积)，变得也容易堆积于上层侧的空隙45即漏侧选择栅sgd之间。此时形成于空隙45的膜(密封膜44的一部分)，在内部残留有空间地沿着空隙45的壁面生长(堆积)，控制膜厚非常困难。这样的漏侧选择栅sgd间的绝缘膜的膜厚偏差能导致漏侧选择晶体管std的特性(阈值电压等)的偏差。
与此相对，根据实施方式，如前述那样，在层叠体100的形成时形成的预定膜厚的绝缘层72残留于漏侧选择栅sgd之间，因此能得到漏侧选择晶体管std的稳定的特性。
为了用侧壁膜62覆盖漏侧选择栅sgd间的绝缘层72的端部，使如图9所示的被覆膜61的上端的位置位于比漏侧选择栅sgd间的绝缘层72靠下方的位置。只是，若被覆膜61的上端后退至使存储器单元mc的电极层wl间的绝缘层72在缝隙st露出那样的高度，则电极层wl间的绝缘层72的端部也由侧壁膜62覆盖，在电极层wl之间会残留绝缘层72。
根据实施方式，在设置于漏侧选择栅sgd与电极层wl之间的虚拟电极层dwl的区域，能吸收被覆膜61的蚀刻量(被覆膜61的上端位置)的偏差。
虚拟电极层dwl不作为存储器单元mc的控制栅来使用，因此，如图2所示的例子那样，即使在漏侧选择栅sgd与虚拟电极层dwl之间残留有绝缘层72，也不会出现存储器单元mc的耐压减低和/或单元间干涉的问题。
另外，若设置多个虚拟电极层dwl，则能扩大图9所示步骤中的被覆膜61的蚀刻量的偏差的容许范围。
或者，也可以，在最上层的电极层wl之上不设置导电层70而是隔着厚的绝缘层72来层叠漏侧选择栅sgd，在厚的绝缘层72的位置吸收被覆膜61的蚀刻量的偏差。
图14示出除了图2的构成外进一步在源侧选择栅sgs之间也残留有绝缘层72的构造例。
在形成侧壁膜62之后，不将所有被覆膜61去除而是使得在缝隙st的下部残留被覆膜61。在图14所示的例子中，例如，使被覆膜61的上端位于从下起第二层源侧选择栅sgs的侧方附近的高度，以覆盖2层的源侧选择栅sgs之前的绝缘层72的端部。另外，最下层的源侧选择栅sgs与源层sl之间的绝缘层72也由被覆膜61保护，未被蚀刻而是残留下来。
在该情况下，为了吸收被覆膜61的蚀刻量(上端位置)的偏差，也能在存储器单元mc的电极层wl与源侧选择栅sgs之间设置虚拟电极层dwl或厚的绝缘层72。
通过在多个源侧选择栅sgs之间也残留绝缘层72，能够进一步提高层叠体100的强度。由于对多个源侧选择栅sgs施加同一栅电位，因此在层叠方向上邻接的源侧选择栅sgs之间不产生高电场，也不会发生单元间干涉这样的问题。
在图4～图13所示的工序中，通过恰当地组合盖层43、被覆膜61、侧壁膜62、绝缘层72以及密封膜44的材料，能够在这些要素间具有恰当的蚀刻选择比而实现上述工序。
图35是示出盖层43、被覆膜61、侧壁膜62、绝缘层72以及密封膜44的材料的组合例的图(表)。在图35中行方向表示上述各要素的组合例。
聚硅氮烷(polysilazane)的被覆膜61可以通过使用h3po4的湿法去除或使其后退。soc(spinoncarbon，旋涂碳)的被覆膜61可以通过灰化(ashing)法去除或使其后退。非晶硅的被覆膜61可以通过使用tmy(氢氧化三甲基羟乙基铵)的湿法去除或使其后退。碳系膜的被覆膜61可以通过灰化法去除或使其后退。bsg或psg的被覆膜61可以通过vpc(vaporphasecleaning，气相清洗)法或cde(chemicaldryetching，化学干法蚀刻)法去除或使其后退。
通过热cvd法形成的sin的绝缘层72，可以通过使用了h3po4的湿法或cde法去除。bsg或psg的绝缘层72，可以通过vpc法或cde法去除。sio2的绝缘层72可以通过使用了dhf(稀释氢氟酸)或bhf(bufferedhf，缓冲氢氟酸)的湿法或cde法去除。
在绝缘层72和被覆膜61都是bsg或psg的情况下，也可以在将绝缘层72去除时(形成空隙45时)将被覆膜61去除。
图15是表示实施方式的存储器单元阵列的另一例的示意截面图。
在图15所示的例子中，在作为基底层的基板10上设置有层叠体200。层叠体200具有多个导电层70。多个导电层70具有多个源侧选择栅sgs和多个电极层wl。在图15所示的例子中，在最下层的电极层wl之下设置有3层源侧选择栅sgs。
基板10在表面上具有大致圆柱状的凸部10a。基板10是硅基板，凸部10a是硅的外延生长部。
在凸部10a之上设置有具有前述的存储器膜30、半导体主体20以及芯膜50的柱状部cl。柱状部cl在层叠体200内在其层叠方向上延伸，半导体主体20的下端部与凸部10a相接触。
在凸部10a的周围设置有最下层的源侧选择栅sgs。在最下层的源侧选择栅sgs与基板10的表面之间设置有绝缘层48。在最下层的源侧选择栅sgs与凸部10a的侧面之间设置有绝缘膜51。
在最下层的源侧选择栅sgs之上设置有绝缘层49。在绝缘层49上设置有绝缘层67。
在绝缘层67上设置有从下起第二层的源侧选择栅sgs。在该从下起第二层的源侧选择栅sgs之上，隔着空隙45设置有从下起第3层的源侧选择栅sgs。从下起第二层的源侧选择栅sgs位于比基板10的凸部10a的上表面靠上方的位置。
在从下起第3层的源侧选择栅sgs之上，隔着空隙45设置有最下层的电极层wl。在该最下层的电极层wl上隔着空隙45层叠有多个电极层wl。
在最上层的电极层wl上隔着空隙45设置有盖膜63。在盖膜63上设置有绝缘层46，在绝缘层46上作为上侧选择栅层而设置有一层漏侧选择栅sgd。在漏侧选择栅层sgd上设置有绝缘层47。
在层叠体200中，比绝缘层67靠上的多个导电层70的厚度大致相同。漏侧选择栅sgd的厚度与比绝缘层67靠上的导电层70的一层的厚度相比更厚。漏侧选择栅sgd是例如掺杂了杂质的多晶硅层。
在绝缘层47、漏侧选择栅sgd、绝缘层46以及盖膜63内，半导体主体120在它们的层叠方向上延伸。半导体主体120的下端与柱状部cl的半导体主体20的上端相接触。半导体主体120的上端经由未图示的连接器与图1所示的位线bl连接。半导体主体120形成为管状，在其内侧设置有芯膜150。
在半导体主体120与漏侧选择栅sgd之间设置有栅绝缘膜130。半导体主体120、栅绝缘膜130以及漏侧选择栅sgd构成漏侧选择晶体管std。漏侧选择晶体管std具有漏侧选择栅sgd隔着栅绝缘膜130包围半导体主体120的周围的纵型晶体管构造。
层叠体200由分离部60在y方向上分离成多个块。在分离部60的底部的基板10的表面上设置有被覆膜66。在该被覆膜66上设置有绝缘膜65和绝缘膜64。绝缘膜65和绝缘膜64在分离部60中沿着层叠体200的侧面设置。另外，绝缘膜65和绝缘膜64构成绝缘层67。
绝缘膜64将空隙45的端部闭塞。被覆膜66的上端位于比最下层的源侧选择晶体管sgs的上表面靠上方的位置。在图15所示的例子中，被覆膜66的上端位于绝缘层49的侧方附近。
在比绝缘层67靠上的导电层70的端部与绝缘膜64之间设置有盖膜63。在层叠方向上相邻的盖膜63之间也设置有空隙45。在最下层的导电层70(源侧选择栅sgs)的端部与被覆膜66之间也设置有盖膜63。
漏侧选择栅sgd至少在分离部60的上方的位置由作为绝缘膜的分离部160在y方向上分离开。
在图15所示的构造中，在层叠方向(z方向)上相邻的存储器单元mc的电极层wl之间形成有空隙45。因此，能提升邻接电极层wl间的耐压。进一步，能降低邻接电极层wl间的电容，能抑制邻接存储器单元mc间的干涉。
隔着绝缘层67上的空隙45而层叠的多个导电层70，以包围多个柱状部cl的侧面的方式与柱状部cl的侧面相接触。多个导电层70通过这样的与多个柱状部cl的物理结合而被支撑，保持导电层70间的空隙45。
接下来，参照图16～图31的(b)对图15所示的存储器单元阵列的制造方法进行说明。图16～图31的(b)的截面与图15的截面对应。
如图16所示，在基板10上形成层叠体200。在基板10上交替地层叠第二层和第一层。在基板10的表面上形成绝缘层(第二层)48，在绝缘层48上形成牺牲层(第一层)71，在牺牲层71上形成绝缘层(第二层)49。
进一步，反复进行在绝缘层49上交替形成牺牲层(第一层)71和绝缘层(第二层)72的步骤，在绝缘层49上层叠多个牺牲层71和多个绝缘层72。
绝缘层48、绝缘层49以及绝缘层72例如是氧化硅层。牺牲层71例如是氮化硅层。
如图17所示，在层叠体200形成内存孔mh。内存孔mh通过使用了未图示的掩膜层的rie法来形成。内存孔mh贯通层叠体200而到达基板10。
在内存孔mh的底部露出的基板10上使硅外延生长，如图18所示，在内存孔mh的底部作为基板10的一部分而形成凸部10a。凸部10a的上表面位于最下层的牺牲层71与从下起第二层的牺牲层71之间的高度(邻接于绝缘层49的高度)。
之后，如图19所示，在凸部10a上的内存孔mh内形成柱状部cl。在内存孔mh内依次形成存储器膜30、半导体主体20以及芯膜50。半导体主体20的下端部与基板10的凸部10a相接触。
在形成柱状部cl之后，如图20所示，在层叠体200形成缝隙st。缝隙st通过使用未图示的掩膜层的rie法来形成。缝隙st贯通层叠体200而达到基板10的表面。
接着，通过经过缝隙st的蚀刻，将牺牲层71去除。例如，通过使用h3po4的湿法将作为氮化硅层的牺牲层71去除。
牺牲层71被去除，如图21所示在多个绝缘层72之间形成空隙75。空隙75也形成于绝缘层48与绝缘层49之间和绝缘层49与其上的绝缘层72之间。
在绝缘层48与绝缘层49之间的空隙75，基板10的凸部10a的侧面露出。接着，经过缝隙st使空隙75内成为氧化性气氛而对凸部10a的侧面进行氧化。如图22所示，在凸部10a的侧面作为绝缘膜51而形成氧化硅膜。
在该凸部10a的侧面的氧化处理之后，如图22所示，在空隙75内形成导电层70。作为导电层70，例如通过cvd法形成钨层。源气体经过缝隙st被供给到空隙75。
导电层70的材料膜也形成于缝隙st的侧壁。该形成于缝隙st的侧壁的导电层70的材料膜通过使用被供给到缝隙st的气体或液体的蚀刻来去除。
如图23所示，各层的导电层70相互分离。进一步，导电层70的缝隙st侧的端面比绝缘层72的缝隙st侧的端面后退，在层叠方向上相邻的绝缘层72之间形成空隙75。在绝缘层72与绝缘层49之间以及在绝缘层49与绝缘层48之间也形成空隙75。
在该空隙75形成图24所示的盖膜63。盖膜63例如是氮化硅膜。盖膜63沿着层叠体200的上表面、缝隙st的侧壁以及底部共形地形成。
盖膜63覆盖绝缘层72的缝隙st侧的端部。另外，盖膜63覆盖绝缘层49的缝隙st侧的端部(侧面)和绝缘层48的缝隙st侧的端部。
接下来，对盖膜63进行蚀刻，如图25所示，使绝缘层72的端部在缝隙st露出。使得覆盖导电层70的端部的盖膜63残留下来。既可以如图25所示在绝缘层49的侧面盖膜63薄薄地残留下来，也可以是绝缘层49的侧面在缝隙st露出。
缝隙st的底部上的盖膜63被去除。在该缝隙st的底部露出的基板10的表面上，如图26所示形成被覆膜66。作为被覆膜66，例如通过自下而上(bottomup)生长法使氧化硅膜从缝隙st的底部向上方生长。
被覆膜66至少生长至覆盖基板10的表面与最下层的源侧选择栅sgs之间的绝缘层48的侧方的高度。在图26所示的例子中，被覆膜66的上端位于最下层的绝缘层72与最下层的导电层70(源侧选择栅sgs)之间的高度。被覆膜66的上端位于绝缘层49的侧方。被覆膜66不覆盖在缝隙st露出的绝缘层72的端部。
在形成被覆膜66之后，将绝缘层72去除。对缝隙st供给蚀刻气体或蚀刻液，对绝缘层72的蚀刻从在缝隙st露出的端部起开始进行。
如图27所示，在除最下层的导电层(源侧选择栅sgs)70外的多个导电层70之间形成空隙45。在最上层的导电层70与层叠体200的上表面上的盖膜63之间也形成空隙45。
根据绝缘层72与盖膜63之间的蚀刻选择比和/或蚀刻条件，在图26中在绝缘层49的侧面薄薄地残留的盖膜63形成针孔(pinhole)，以该处为起点，与绝缘层72相同，氧化硅系材料的绝缘层49的蚀刻也会进行。
在绝缘层49的缝隙st侧的侧方设置有被覆膜66直至绝缘层49的中途的高度。进一步，绝缘层49与绝缘层72相比足够厚。因此，即使在绝缘层72的蚀刻中绝缘层49也被蚀刻了，也能如图27所示，在最下层的源侧选择栅sgs之上残留绝缘层49的一部分。在该残留的绝缘层49与其上的导电层70之间形成空隙55。
与绝缘层72相同，氧化硅系材料的被覆膜66的上表面，也在绝缘层72的蚀刻中逐渐后退。只是，在蚀刻开始时刻，如图26所示，绝缘层49的至少下层侧的侧方被被覆膜66覆盖，因此能够抑制邻接于最下层的导电层70(源侧选择栅sgs)的上表面的区域中的从绝缘层49的横方向开始的蚀刻。
在绝缘层72被完全去除之前不使被覆膜66消失，在图27所示的例子中，在将绝缘层72去除之后，被覆膜66的上端位于在最下层的导电层70上残留的绝缘层49的侧方附近。
最下层的导电层70与基板10的表面之间的绝缘层48的缝隙st侧的端部也被被覆膜66覆盖，因此绝缘层48也不会从横方向被蚀刻。
进一步，通过在最下层的导电层70的上表面和下表面残留绝缘层49、48，也可以抑制蚀刻气体或蚀刻液进入基板10的凸部10a的侧面与最下层的导电层70之间的区域，能在凸部10a的侧面与最下层的导电层70之间残留绝缘膜51。最下层的导电层70通过经由绝缘层48、49和绝缘膜51的与基板10的物理结合而被稳定地支撑。
若绝缘层48和绝缘膜51不彻底地被蚀刻而局部地残留，则恐会经过该残留的部分的端面而在源侧选择栅sgs与凸部10a之间或者源侧选择栅sgs与基板10的表面之间产生泄露。另外，绝缘层48和绝缘膜51的局部蚀刻导致源侧选择晶体管的阈值电压的偏差。
但是，根据实施方式，能维持绝缘层48和绝缘膜51没有空隙地介于源侧选择栅sgs与基板10之间的状态，因此能确保源侧选择栅sgs与基板10之间的高耐压。进一步，能得到源侧选择晶体管的稳定的阈值电压。
根据施加于最下层的导电层70即最下层的源侧选择栅sgs的栅电位，在该源侧选择栅sgs的侧面所相向的凸部10a的侧面和源侧选择栅sgs的下表面所相向的基板10的表面诱导沟道(channel)(反转层)、或者沟道被切断(cutoff)。
对于此时的沟道控制性而言，优选，最下层的源侧选择栅sgs与凸部10a的侧面之间以及最下层的源侧选择栅sgs与基板10的表面之间，不配置空隙而是配置有介电常数比空隙高的绝缘膜。
根据实施方式，在将绝缘层72去除之后，如图27所示，能在最下层的源侧选择栅sgs的上表面、下表面以及凸部10a侧的侧面可靠地残留绝缘膜。
形成于导电层70的缝隙st侧的端部的盖膜63，防止绝缘层72的蚀刻中对导电层70的端部的蚀刻损伤。
在形成空隙45、55之后，如图28所示，在缝隙st的侧壁形成绝缘膜64。绝缘膜64将空隙45的缝隙st侧的端部闭塞。另外，绝缘膜64覆盖在缝隙st露出的盖膜63。
对于在高度方向上尺寸比空隙45大的空隙55，绝缘膜64沿着空隙55的内壁共形地形成。在空隙55露出的基板10的凸部10a的侧面被绝缘膜64覆盖。
绝缘膜64也形成于绝缘层49之上和残留于缝隙st的底部的被覆膜66上。
在形成绝缘膜64之后，在缝隙st内形成图29所示的绝缘膜65。在形成绝缘膜65之后，在缝隙st内形成达到基板10的表面的未图示的布线部，形成分离部60。或者，分离部60也可以仅由绝缘材料形成。
在图27所示的步骤中，即使最下层的源侧选择栅sgs的上表面上的绝缘层49被去除了，也能在图28和图29所示的步骤中，在最下层的源侧选择栅sgs的上表面上形成绝缘层67。
在层叠体200之上和分离部60之上，如图29所示，形成绝缘层46。在该绝缘层46上作为漏侧选择栅sgd而形成例如掺杂了杂质的多晶硅层。在漏侧选择栅sgd上形成绝缘层47。在图29所示的例子中，在层叠体200与绝缘层46之间残留有盖膜63。
如图30的(a)所示，在绝缘层47、漏侧选择栅sgd以及绝缘层46，形成贯通它们而到达盖膜63的孔80。孔80形成于柱状部cl的正上方。
在孔80的侧壁和底部，如图30的(b)所示，形成栅绝缘膜130。孔80的底部的栅绝缘膜130例如通过rie法而被去除，进一步，如图31的(a)所示，孔80的底部的下方的盖膜63也被去除。
柱状部cl的半导体主体20的上端在孔80的底部露出。之后，在形成于孔80的侧壁的栅绝缘膜130的侧面，如图31的(b)所示形成半导体主体120。半导体主体120的下端与半导体主体20的上端连接。在半导体主体120的内侧形成芯膜150。
图32是示出图15所示的半导体装置的另一构造例的示意截面图。
在基板10上设置有电路层12，在电路层12上设置有绝缘层11，在绝缘层11上设置有源层sl。电路层12例如包括cmos电路。
在图32所示的例子中，取代图15中的基板10，作为基底层设置有源层sl。源层sl例如是掺杂了杂质的多晶硅层。源层sl作为与图15所示的基板10的凸部10a对应的要素而具有凸部sla。
在凸部sla上设置有柱状部cl，半导体主体20的下端部与凸部sla相接触。形成有柱状部cl的内存孔形成为到达源层sl，在该内存孔的底部使硅外延生长，形成凸部sla。
图33是示出图15所示的半导体装置的又一构造例的示意截面图。
在图33所示的例子中，与图32同样地，也在基板10上设置有电路层12，在电路层12上设置有绝缘层11，在绝缘层11上设置有源层sl。半导体主体20的下端部与源层sl相接触。
在源层sl上设置有绝缘层(最下层的第二层)52，在该绝缘层52上作为源侧选择栅sgs而设置有一层厚的导电层(最下层的第一层)73。在该导电层73上设置有隔着空隙45而层叠的多个电极层wl。在最下层的电极层wl与导电层73(源侧选择栅sgs)之间形成有空隙45。
导电层73(源侧选择栅sgs)是例如掺杂了杂质的多晶硅层，比一层电极层wl的厚度厚。
在导电层73(源侧选择栅sgs)的分离部60侧的侧方设置有被覆膜66。在被覆膜66与导电层73(源侧选择栅sgs)的侧面之间设置有盖膜63。被覆膜66也设置于绝缘层52的侧方。在进行与前述的图25相同的步骤时，也有时在绝缘层52与被覆膜66之间残留盖膜63。
被覆膜66与图26所示的工序同样地通过自下而上生长法而形成。即，被覆膜66形成于缝隙st的底部的源层sl上。之后，通过经过缝隙st的蚀刻，将绝缘层72去除而形成空隙45。
在该蚀刻时，绝缘层52的缝隙st侧的端部由被覆膜66覆盖而被保护，绝缘层52不会被蚀刻。因此，绝缘层52不会不彻底地被蚀刻，能遍及导电层73(源侧选择栅sgs)与源层sl之间的整个区域地残留绝缘层52。这将提高导电层73(源侧选择栅sgs)与源层sl之间的耐压。另外，能得到源侧选择晶体管的稳定的阈值电压。
图34是表示图15所示的半导体装置的又一构造例的示意截面图。
在图34所示的例子中，与图32和图33同样地在基板10上设置有电路层12，在电路层12上设置有绝缘层11，在绝缘层11上设置有源层sl。半导体主体20的下端部与源层sl相接触。
在源层sl上隔着绝缘层(最下层的第二层)52设置有导电层(最下层的第一层)gg。在导电层gg上设置有多个(例如2层)源侧选择栅sgs。在最上层的源侧选择栅sgs上设置有隔着空隙45而层叠的多个电极层wl。在最上层的源侧选择栅sgs与最下层的电极层wl之间形成有空隙45。
在多个源侧选择栅sgs之间设置有绝缘层72。在导电层gg与最下层的源侧选择栅sgs之间也设置有绝缘层72。
导电层gg例如是掺杂了杂质的多晶硅层，比一层电极层wl的厚度和一层源侧选择栅sgs的厚度都厚。
导电层gg作为擦除工作时的gidl(gateinduceddrainleakage；栅诱导漏泄漏)引擎(generator)来发挥功能。对导电层gg施加擦除电位而对半导体主体20中的与导电层gg相向的部分赋予高电场，由此，生成的空穴被供给到存储器单元mc的沟道，使沟道电位升高。而且，通过使电极层wl的电位成为例如接地电位(0v)，从而通过半导体主体20与电极层wl的电位差，将空穴注入电荷蓄积膜32而进行数据的擦除工作。
在多个源侧选择栅sgs、导电层gg以及绝缘层52层叠的部分的分离部60侧的侧方，设置有被覆膜66。另外，在源侧选择栅sgs与被覆膜66之间和导电层gg与被覆膜66之间，设置有盖膜63。也有时在绝缘层52与被覆膜66之间残留盖膜63。
被覆膜66，与图26所示的工序同样地，通过自下而上生长法而形成。即，被覆膜66形成于缝隙st的底部的源层sl上。之后，通过经过缝隙st的蚀刻，将绝缘层72去除而形成空隙45。
在该蚀刻时，多个源侧选择栅sgs之间的绝缘层72和绝缘层52的缝隙st侧的端部，由被覆膜66覆盖而被保护，多个源侧选择栅sgs之间的绝缘层72和绝缘层52未被蚀刻而残留下来。
通过在基底层(源层sl)上的层叠体中局部残留绝缘层72、52，从而能提高层叠体的强度。对多个源侧选择栅sgs施加同一栅电位，因此在邻接的源侧选择栅sgs之间不产生高电场，也不会发生单元干涉这样的问题。导电层gg和源侧选择栅sgs以相同电位被控制。
另外，能防止由于源侧选择栅sgs之间的绝缘层72不彻底地被蚀刻所导致的、源侧选择晶体管的阈值电压的偏差。
图4所示的层叠体100中的第一层设为导电层70，但是也可以是牺牲层。对包括该牺牲层的层叠体100进行至图7所示的步骤为止的步骤，之后经过缝隙st将牺牲层置换成导电层70。之后，图8之后的步骤继续。
说明了本发明的几个实施方式，但是这些实施方式是作为例子而提出的，并不旨在限定发明的范围。这些新的实施方式也可以以其他各种各样的方式来实施，能够在不脱离发明主旨的范围内进行各种省略、置换、变更。这些实施方式和/或其变形，包含于发明的范围和/或主旨，并且包含于技术方案所记载的发明及其等同的范围。