基于基板的扇出型晶圆级封装的制作方法

本发明涉及半导体器件封装。更具体而言，本发明涉及扇出型晶圆级半导体器件封装。

背景技术：

模制塑料封装对集成电路器件(裸片(die))提供环境防护。此类封装通常包括至少一个半导体器件(裸片)，其输入/输出(i/o)点电连接至引线框架型基板(leadframetypesubstrate)或中介层型基板(interposertypesubstrate)，且模制化合物涂覆该裸片和至少部分基板。通常使用引线结合(wirebonding)法、载带结合(tapebonding)法或倒装片结合(flip-chipbonding)法将裸片上的i/o焊盘(pad)电连接至基板上的结合部位。所述引线框架或中介层基板在i/o焊盘与封装外部的电路之间传输电信号。

扇出型晶圆级封装(fowlp)为多个裸片提供更高的集成度和更多的外部接触。传统的fowlp允许更小的封装，同时增加i/o连接的数量。具体而言，裸片被封装在诸如包含环氧树脂的复合材料等材料中。重布线层(rdl，redistributionlayer)然后形成于裸片上和密封剂(encapsulant)上。所述rdl将裸片上的i/o连接重新布线到密封剂的外围。

因此，与晶圆级封装相比，fowlp提供了更薄的轮廓(profile)，并增加了i/o连接，同时提高了热性能和电气性能。然而，标准fowlp工艺经常导致由热处理造成的重构晶圆翘曲，或者在封装过程或处理期间的裸片移动。结果是浪费了晶圆材料，增加了制造成本。

与本申请共同所有的题为“solderbumpubmstructure”的美国专利7,915,741公开了一种改善半导体器件上的应力的凸块下(underbump)金属结构，并通过引用将该专利全部内容结合于此。然而，该专利并未解决下述对fowlp的需求，即通过将半导体器件直接连接至互连凸块而减少芯片损耗(wastage)并消除模制过程中的移位(shifting)。

与本申请共同所有的题为“leadframeroutedchippadsforsemiconductorpackages”的美国专利7,795,710公开了一种对外部和内部引线端进行布局(patterning)并对来自单导电基板的电路进行布线(routing)的方法，并通过引用将该专利全部内容结合于此。然而，该专利并未解决下述对fowlp的需求，即通过将半导体器件直接连接至互连凸块而减少芯片损耗并消除模制过程中的移位。

因此，提供通过减少芯片损耗来解决这些问题的fowlp将是有利的。

技术实现要素：

根据本发明的第一实施方式，提供了基于基板的扇出型晶圆级封装的制造方法。所述方法包括：(a)提供基板，(b)施加第一光致抗蚀剂图案(photoresistpattern)，(c)在所述第一光致抗蚀剂图案上沉积铜或铜合金，(d)施加第二光致抗蚀剂图案，(e)通过在所述第二光致抗蚀剂图案上沉积铜或铜合金层来形成芯片连接部位支柱，(f)通过倒装片结合连接半导体器件，所述连接包括在半导体器件与基板之间形成多个互连凸块(interconnectbump)以及在所述半导体器件与所述基板之间形成空间，(g)用保护层化合物包封所述半导体器件，(h)薄化所述基板的第二面，所述薄化包括铜蚀刻及薄化，(i)在所述第二面上施加球栅阵列图案(ballgridarraypattern)，(j)用铜蚀刻所述第二面(side)，(k)施加阻焊层，(l)连接多个球滴(balldrops)，以及(m)将单元切单颗分离(singulating)。

根据本发明的第二实施方式，提供了基于基板的扇出型晶圆级封装。所述封装包括基板。所述封装还包括适于施加到所述基板的第一光致抗蚀剂图案、适于施加到所述第一光致抗蚀剂图案顶上的铜或铜合金层以及适于施加到所述铜或铜合金层之上的第二光致抗蚀剂图案。然后在第二光致抗蚀剂图案的顶部上形成包括多个互连凸块的多个芯片连接部位支柱，并且半导体器件适于布置在所述互连凸块上方。所述封装还包括保护层，其形成包围半导体器件的密封材料(encapsulant)。球栅阵列(bga，ballgridarray)图案被施加于基板的铜的第二面，且阻焊层施加于bga图案之下，以及将多个焊球连接至所述阻焊层。

在附图和以下描述中阐述了本发明的一个或多个实施方式的细节。由说明书和附图以及权利要求中，本发明的其它特征、目的和优点将是显而易见的。

简要附图说明

通过以下详细的描述并结合附图将更充分地理解本发明，其中相似的元件以相似的方式编号，其中：

图1示出了根据本发明的基板和保护层；

图2示出了根据本发明的施加第一图案；

图3示出了根据本发明的施加镀铜；

图4示出了根据本发明的施加第二图案；

图5示出了根据本发明的柱式凸块的形成；

图6示出了根据本发明的倒装片连接；

图7示出了根据本发明的施加保护层；

图8示出了根据本发明的薄化工艺；

图9示出了根据本发明的施加bga图案；

图10示出了根据本发明的铜蚀刻；

图11示出了根据本发明的阻焊层；

图12示出了根据本发明的球滴；

图13示出了根据本发明的单元切单颗分离；和

图14是本发明的一部分的另一视图。

图15示出了根据本发明的示例性应力消除图案。

具体实施方式

图1示出了待布局(patterned)成引线框架的导电基板10的剖面图。所述引线框架用于为半导体封装中的电信号设置路线(route)，该半导体封装包封至少一个半导体器件。

按照本发明，基板10由铜或铜合金层13和基板保护层11形成。基板10可以是具有或不具有应力消除设计和/或具有或不具有补偿设计的基板。示例性应力消除图案示于图15中，并且可以包括螺旋图案、星爆图案、笛卡尔图案、星形图案或任何其他合适的图案，这些图案如同示例性图案一般减轻设计中的应力。保护层11可由任何合适的材料形成，其包括化合物、聚酰亚胺、树脂、惰性金属层或任何其他合适的层。应指出，可使用任何其他合适的导电基板来代替铜。

现在参考图2，可以通过诸如光蚀刻或任何其他合适的工艺等的已知工艺将第一图案12施加到基板10的铜层13一侧。如所示，将第一图案12施加到基板10的第一面(firstside)14，形成导电电路迹线(trace)17的图案。电路迹线17由触点(land)16和通道18形成。触点16由用光致抗蚀剂处理的铜层13形成，而在暴露于合适的蚀刻剂之后在铜层13内形成通道18。通道18可以由任何合适的方法形成，诸如化学蚀刻(chemicaletching)或激光烧蚀(laserablation)。

如图2所示，面14可在期望的部分用化学抗蚀剂(chemicalresist)20涂覆，以形成触点16，并将第一面14暴露于刻蚀剂一段时间，以便在光致抗蚀剂的间隙内形成通道18。通道18具有的深度可以是导电基板厚度的45-65％，然而本发明也涵盖了为导电基板厚度的40-99％的深度。

按照本发明，触点16以阵列图案形成并且配置成用于结合外部电路，诸如外部印刷电路板上的结合焊盘阵列。在一个实施方式中，触点16可以用可焊接材料表面处理(finish)或电镀，所述可焊接材料包括但不限于焊膏、sn、ag、au、niau或任何其他合适的可焊接材料，以便通过焊接至外部电路板来促进连接。

因此，基板10用化学抗蚀剂20涂覆，然后曝光。然后使基板10显影。然后进行蚀刻(包括任何合适形式的蚀刻)，形成通道18和触点16。

参考图3，利用溅射技术将镀铜施加到光致抗蚀剂20。这使得通道18通过电镀而充满铜。如所示，镀铜22现在位于顶部。

参考图4，将第二光致抗蚀剂图案24施加于基板10。将第二化学抗蚀剂涂层24施加于基板10，然后使表面暴露于合适的蚀刻剂一段适于形成一系列触点16和通道18的时间。然后使第二图案24曝光并显影。

图5示出了施加另一铜层并形成金属柱式凸块26(芯片连接部位)。剥离并除去光致抗蚀剂。芯片连接部位26通过路径电路(routingcircuit)与触点16电互连。各芯片连接部位26从基材10的表面凸出。

各芯片连接部位26连接半导体器件28上的输入/输出(i/o)点，如图6所示。半导体器件/裸片28通过倒装片法与芯片连接部位26互连。因此，不采用插入的引线结合或带式自动结合带。半导体器件28通过焊接凸块与芯片连接部位26电互连。芯片连接部位26布置在器件28的输入/输出焊盘对面，并通过互连凸块29来连接。互连凸块29可由典型地是金、锡和铅合金的焊料形成，其熔化温度介于180-240℃之间。i/o凸块29为形成于器件28上的微凸块(microbumps)。

芯片连接部位26从基板10向上延伸，在半导体器件28与基板之间形成空间31。这促进第二保护层30的流动，从而封装半导体器件。

参考图7，保护层30包封半导体器件28和支柱26，使得整个半导体封装被包围。保护层30是不导电的，并且优选由聚合物成型用树脂形成。保护层30与保护层11可以是相同的或基本相同的，或者可以完全不同。

如图8所示，将基板10的第二面32(背面)研磨，以去除保护层的大部分或全部11。然后将铜层的底面(标识为13’)薄化和/或蚀刻。底面13’利用薄化工艺进行薄化。或者，利用载体移除法进行薄化，或者利用诸如背面研磨、平面化或蚀刻等的合适的方法蚀刻底面。

参考图9，将球栅阵列图案34施加于第二面32。所述bga提供了多个互连。第二面32因此用化学抗蚀剂涂层20涂覆，然后曝光并显影。

现在参考图10，进行铜蚀刻和光致抗蚀剂剥离，在第二面32上形成一系列浅通道18。然后如图11所示，将阻焊层36施加于第二面32。

如图12所示，将多个焊球38施加于阻焊层36的底面。

参考图13，进行单元切单颗分离(unitsingulation)，将单个裸片单元40与晶圆的其余部分分开。参考图14，特写视图示出了通过微凸块29连接至芯片连接部位26的裸片28，其中bga34位于底部。

按照本发明，在基板载体处形成互连凸块29，诸如图6所示的那些。利用标准倒装片法，将半导体器件28直接连接至互连凸块29，其将该半导体器件直接结合芯片连接部位26。这消除了在重构晶圆上施加保护层的过程中半导体器件的移动，并减少了处理造成的损害。

在背面/第二面32上实施的独特的应力消除图案补偿并控制由于高温工艺而累积的热机械应力。这消除了从载体剥离重构晶片的需要，否则将是需要的。

本发明方法允许在i/o侧上使用较低成本的材料，并且降低了由于工艺产量损失导致的昂贵芯片的损耗。

已经描述了本发明的一种或多种实施方式。然而，应理解可进行各种修改而不背离本发明的精神和范围。因此，其他实施方式在所附权利要求的范围之内。