半导体结构及其形成方法与流程

本发明涉及半导体制造领域，特别涉及一种半导体结构及其形成方法。

背景技术：

随着集成电路制造技术的不断发展，人们对集成电路的集成度和性能的要求变得越来越高。为了提高集成度，降低成本，元器件的关键尺寸不断变小，集成电路内部的电路密度越来越大，这种发展使得晶圆表面无法提供足够的面积来制作所需要的互连线。

为了满足关键尺寸缩小过后的电连接所需，目前集成电路中不同金属层或者金属层与基底的导通是通过互连结构实现的。在半导体制造工艺中，完成前段的半导体器件的制造和后段的金属互连结构的制造之后，需要在顶层金属上形成焊垫；在后续的封装过程中，将外引线直接键合在焊垫上，或者在该焊垫上形成焊料凸块。

焊垫的材料通常为铝。随着工艺技术的发展，器件尺寸的缩小，铜材质的焊垫被引入现有半导体结构中。

但是现有技术所形成具有铜焊垫的半导体结构的良率损失较大，存在制造良率过低的问题。

技术实现要素：

本发明解决的问题是提供一种半导体结构及其形成方法，以减少良率损失，提高所述半导体结构的制造良率。

为解决上述问题，本发明提供一种半导体结构，包括：

基底，所述基底上具有介质层；第一开口，所述第一开口位于所述部分厚度的介质层内；第二开口，所述第二开口位于所述第一开口底部部分厚度的介质层内，且，所述第二开口的宽度小于所述第一开口的宽度。

可选的，所述第一开口深度占所述第一开口和所述第二开口深度总和的1/3以上。

可选的，所述第一开口的深度大于或等于1μm。

可选的，所述第二开口宽度与所述第一开口宽度的比值在7:10到8:10范围内。

可选的，所述第一开口的宽度在50μm到70μm范围内。

可选的，所述第二开口的宽度在40μm到50μm范围内。

可选的，平行所述基底表面的平面内，所述第一开口的投影和所述第二开口的投影为方形。

可选的，平行所述基底表面的平面内，所述第一开口投影和所述第二开口投影相对边之间的间隔相等。

可选的，还包括：接触孔，所述接触孔位于所述第二开口底部剩余厚度的介质层内。

可选的，还包括：插塞，所述插塞位于所述接触孔内；中间连接层，所述中间连接层位于所述第二开口内；顶部连接层，所述顶部连接层位于所述第一开口内。

可选的，所述插塞、所述中间连接层和所述顶部连接层的材料为铜。

相应的，本发明还提供一种半导体结构的形成方法，包括：

提供基底，所述基底上具有介质层；在部分厚度的所述介质层内形成第一开口和位于所述第一开口底部的第二开口，所述第二开口的宽度小于所述第一开口的宽度。

可选的，所述第一开口深度占所述第一开口和所述第二开口深度总和的1/3以上。

可选的，所述第一开口的深度大于或等于1μm。

可选的，所述第二开口宽度与所述第一开口宽度的比值在7:10到8:10范围内。

可选的，所述第一开口的宽度在50μm到70μm范围内。

可选的，所述第二开口的宽度在40μm到50μm范围内。

可选的，形成所述第二开口之后，还包括：在所述第二开口底部剩余厚度的介质层内形成接触孔；形成位于所述接触孔内的插塞、位于所述第二开口的中间连接层和位于所述第一开口内的顶部连接层。

可选的，所述插塞、所述中间连接层和所述顶部连接层的材料为铜。

与现有技术相比，本发明的技术方案具有以下优点：

所述第一开口和所述第二开口分别用于形成顶部连接层和中间连接层，所述顶部连接层和所述中间连接层用于构成焊垫。由于所述第二开口的宽度小于所述第一开口的宽度，因此所构成焊垫中，所述顶部连接层和所述中间连接层的厚度均相对较小；而焊垫与介质层之间应力的大小与焊垫的厚度相关，所以所述顶部连接层和所述中间连接层与所述介质层之间的应力相对较小，从而能够有效减小所构成焊垫与所述介质层之间的应力，从而能够有效改善焊垫的可靠性，有利于提高所形成半导体结构的制造良率和器件性能。

本发明可选方案中，所述第一开口的深度占所述第一开口和所述第二开口深度总和的1/3以上；具体的，所述第一开口的深度大于或等于1μm。由于所述第一开口的深度与后续形成于所述第一开口内顶部连接层的厚度相关，而所形成顶部连接层的厚度与其强度相关，因此所述第一开口的深度如果太小，则会使所形成顶部连接层的厚度过小，从而可能会造成所形成顶部连接层强度过小的问题，增大所述顶部连接层出现缺陷的几率，引起良率损失增大的问题。

本发明可选方案中，平行所述基底表面的平面内，所述第一开口和所述第二开口的投影为方形；而且所述第一开口投影和所述第二开口投影相对边直角的间距相等；因此所述第二开口位于所述第一开口的正下方，使所述第一开口四个顶角的位置深度较小，从而能够使后续所形成的顶部连接层四个顶角位置的厚度较小，以减小顶角位置处焊垫与所述介质层之间的应力，有利于改善所述半导体结构的制造良率和器件性能。

附图说明

图1至图10是本发明半导体结构形成方法一实施例各个步骤对应的剖面结构示意图。

具体实施方式

由背景技术可知，现有技术所形成具有铜焊垫的半导体结构的良率损失较大，存在制造良率过低问题。现结合一种具有铜焊垫的半导体结构分析其良率过低问题的原因：

由于铜的质地较硬，因此铜焊垫形成之后，在铜焊垫与中间介质层(imdt)之间会产生较大的应力，从而可能会对所述铜焊垫的可靠性造成较大的风险。

而且随着集成电路内部的电路密度的增大，电子元器件之间间距逐渐缩小，铜焊垫的密度增大，铜焊垫之间中间介质层的宽度随之减小；铜焊垫之间中间介质层宽度的减小，使铜焊垫与中间介质层之间应力的释放空间减小，从而使具有铜焊垫的半导体结构的良率损失增大，容易出现制造良率和器件性能退化的问题。

此外，焊垫的形状通常为长方形或者正方形，因此在沉积(deposition)、化学机械研磨(chemicalmechanicalpolish，cmp)或者循环加热(thermalcycle)等工艺步骤中，在焊垫的拐角区域所产生应力更大，因此更容易出现损伤，从而增加了良率损失，引起了所述半导体结构制造良率过低的问题。

为解决所述技术问题，本发明提供一种半导体结构及其形成方法，所述第一开口和所述第二开口分别用于形成顶部连接层和中间连接层，所形成的顶部连接层和中间连接层用于构成焊垫；以达到减小所形成的顶部连接层和中间连接层厚度的目的，从而减小所构成焊垫与所述介质层之间应力的大小，进而提高形成焊垫的良率和可靠性，提高所形成半导体结构的制造良率和器件性能。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

参考图1至图10，示出了本发明半导体结构形成方法一实施例各个步骤对应的剖面结构示意图。

参考图1，提供基底110，所述基底110上具有介质层120。

所述基底110用于提供工艺操作基础和工艺操作平台。

需要说明的是，所述形成方法用于形成焊垫，从而实现所构成半导体器件与外部电路的连接。

本实施例中，所述基底内形成有顶层金属(图中未标示)和半导体元器件(图中未示出)。所述顶层金属与所述半导体元器件和所形成的焊垫相连，从而使所述半导体元器件通过所形成的焊垫与外部电路的连接，以实现所构成半导体器件的电学功能。

所述介质层120用于实现相邻金属材料之间电隔离，还用于实现所述基底110与外部环境的隔离，从而保证所述半导体元器件和所述顶部金属层的性能。

本实施例中，所述介质层120的材料为绝缘材料。具体的，所述介质层120的材料为氧化硅。本发明其他实施例中，所述介质层120的材料还可以选自氮化硅、氮氧化硅等其他绝缘材料。

具体的，所述介质层120可以通过化学气相沉积、物理气相沉积、原子层沉积或炉管等方式形成。

需要说明的是，本实施例中，所述介质层120和所述基底110之间还形成有保护掩膜层(图中未标示)，用于在后续工艺中保护所述基底110的表面，防止后续工艺损伤所述基底110表面，特别是所述顶部金属层受到影响。

具体的，本实施例中，所述保护掩膜层的材料为氮化硅。氮化硅材料的致密度较高，能够有效的起到保护作用，从而有利于工艺窗口的扩大、器件性能的改善。

结合参考图2到图5，在部分厚度的所述介质层120内形成第一开口122(如图5所示)和位于所述第一开口122底部的第二开口124(如图5所示)，所述第二开口124的宽度小于所述第一开口124的宽度。

所述第一开口122和所述第二开口124分别用于为后续顶部连接层和中间连接层的形成提供工艺空间，进而为焊垫的构成提供基础。

由于所述第二开口124的宽度d4小于所述第一开口122的宽度d2，通过所述第一开口122和所述第二开口124形成焊垫的做法，能够使所构成焊垫中，顶部连接层和中间连接层的厚度均相对较小；另一方面，焊垫与介质层120之间应力的大小与焊垫的厚度相关，所以所构成焊垫中，顶部连接层和中间连接层与所述介质层120之间的应力相对较小，从而能够有效减小所构成焊垫与所述介质层120之间的应力，从而能够有效改善所述焊垫的可靠性，有利于提高所形成半导体结构的制造良率和器件性能。

具体的，形成所述第一开口122和所述第二开口的步骤包括：如图1所示，在所述介质层120上形成第一硬掩膜层121；如图2所示，在所述第一硬掩膜层121上形成图形化的第一图形层(图中未标示)；以所述图形化的第一图形层，刻蚀所述第一硬掩膜层121，形成图形化的第一硬掩膜层121；以所述图形化的第一硬掩膜层121为掩膜，刻蚀部分厚度的所述介质层120，在部分厚度的所述介质层120内形成第一开口122；如图3所示，在所述第一开口122内形成第一填充层123；如图4所示，在所述第一填充层123上形成图形化的第二图形层(图中未标示)；以所述图形化的第二图形层为掩膜，刻蚀所述第一填充层123和所述第一开口122(如图2所示)底部部分厚度的所述介质层120，在所述第一开口122底部部分厚度的介质层120内形成第二开口124。

所述掩膜层121为硬掩膜，用于在第一开口的刻蚀过程中，起到刻蚀掩膜的作用。通过硬掩膜的使用，能够降低散射效应在曝光过程中的影响，从而能够获得与原设计更接近的图像，有利于提高刻蚀精度，提高所形成第一开口的质量。此外，所述掩膜层121还用于在后续平坦化工艺过程中标度工艺停止位置。

本实施例中，所述掩膜层121的材料为氮化硅，可以通过化学气相沉积、物理气相沉积或原子层沉积等方式形成。

所述第一图形层用于对所述掩膜层121进行图形化，从而形成图形化的掩膜层121，以定义所述第一开口122的尺寸和位置。本实施例中，所述第一图形层的材料为光刻胶，可以通过旋涂和曝光显影的方式形成于所述掩膜层121上。

刻蚀所述掩膜层121，用于使所述掩膜层121进行图形层，从而定义所述第一开口122的尺寸和位置。本实施例中，所述掩膜层121的材料为氮化硅，所以可以通过干法刻蚀的方式所述图形化的第一图形层所露出的掩膜层121进行刻蚀，以露出所述介质层120的表面。

刻蚀所述介质层120的步骤用于形成所述第一开口122。

由于所述掩膜层121为硬掩膜，以所述图形化的掩膜层121为掩膜进行刻蚀，能够有效保证所形成第一开口122的尺寸和位置，从而有利于提高后续所形成焊垫的尺寸和位置处，以保证所形成半导体器件的连接性能。

本实施例中，所述介质层120的材料为氧化硅，所以可以通过干法刻蚀的方式去除所述图形化的第一硬掩膜层121所露出介质层120的部分厚度，从而形成所述第一开口122。

所述第一填充层123用于保护所述第一开口122，从而为后续工艺的进行提供基础。

本实施例中，所述第一填充层123为有机介电层，所以所述第一填充层123可以通过旋涂的方式形成。通过旋涂的方式形成所述第一填充层123，能够使所形成第一填充层123的顶部具有高平整度的表面，从而为后续工艺提供良好的工艺表面。所以所述第一填充层123不仅填充满所述第一开口122，而且所述第一填充层123的顶部高于所述介质层120的顶部，覆盖所述介质层120上掩膜层121的表面。

所述第二图形层为图形化的第二图形层，用于定义所述第二开口122的尺寸和位置。本实施例中，所述第二图形层的材料为光刻胶，可以通过旋涂和曝光显影的方式形成于所述第一填充层123上。

刻蚀所述第一填充层123和所述介质层120的步骤用于形成位于所述第一开口122底部的所述第二开口124。

具体的，以所述图形化的第二图形层为掩膜，依次刻蚀所述第一填充层123和所述介质层120，从而在所述第一开口122底部形成所述第二开口124。本实施例中，所述介质层120的材料为氧化硅，可以通过干法刻蚀的方式形成所述第二开口124。

如图5所示，形成所述第二开口124之后，去除剩余的所述第二图形层和所述第一填充层123(如图4所示)，露出所述第一开口122，所述第二开口124位于所述第一开口122底部，且所述第二开口124顶部与所述第一开口122底部相互贯通。

由于所述第一开口122的宽度d2大于所述第二开口124的宽度d4，即平行所述基底110表面的平面内，所述第一开口122的尺寸大于所述第二开口124的尺寸。因此通过所述第一开口122和所述第二开口124分别形成中间连接层和顶部连接层，进而构成焊垫。

由于金属材料与介质材料之间应力的大小与金属材料的厚度以及相邻金属材料之间介质材料的宽度相关。通过所述第一开口122和所述第二开口124分别形成顶部连接层和中间连接层，进而构成焊垫，其中中间连接层和顶部连接层的厚度均相对较小，从而能够有效控制所构成焊垫与介质层120之间应力的大小，有利于改善所构成焊垫的可靠性，有利于提高半导体结构的制造良率和器件性能。

本实施例中，平行所述基底110表面的平面内，所述第一开口122的投影和所述第二开口124的投影均为方形，即所述第一开口122开口的形状和所述第二开口124开口的形成均为长方形或者正方形，以提高所形成半导体结构的布局规整性，有利于工艺难度的降低，器件性能的改善。

此外，本实施例中，平行所述基底110表面的平面内，所述第一开口122投影和所述第二开口124投影相对边之间的间隔相等，也就是说，所述第一开口122相对的侧壁与所述第二开口124相对的侧壁之间间距相等。所以所述第二开口124位于所述第一开口124底部的正下方，所述第一开口122的侧壁和所述第二开口124的侧壁构成阶梯状，所述第一开口122底部中心部分与所述第二开口124顶部贯通，后续通过所形成顶部连接层和中间连接层构成的焊垫，平行所述基底110表面的方向上，靠近所述介质层120的部分厚度均较小，从而有利于控制应力，有利于制造良率和器件性能的改善。

本实施例中，所述第二开口124宽度d4与所述第一开口122宽度d2的比值在7:10到8:10范围内，也就是说，与所述第一开口122宽度d2相比，所述第二开口124宽度d4缩小20％到30％。

所述第二开口124宽度d4与所述第一开口122宽度d2的比值不宜太大也不宜太小。所述第二开口124宽度d4与所述第一开口122宽度d2的比值如果太大，则所述第二开口124宽度d4过大，所述第一开口122宽度d2比值过小，可能会使后续在所述第一开口122和所述第二开口124内分别写的顶部连接层和中间连接层宽度相近，可能会影响所形成焊垫与所述介质层120之间应力的控制，不利于制造良率和器件性能的改善；所述第二开口124宽度d4与所述第一开口122宽度d2的比值如果太小，则所述第二开口124的宽度d4过小，所述第一开口122的宽度d2过大，则会使后续步骤的工艺窗口减小，影响后续工艺的进行。

具体的，本实施例中，所述第一开口122的宽度在50μm到70μm范围内。所述第二开口124的宽度在40μm到50μm范围内。将所述第一开口122的宽度d2和所述第二开口124的宽度d4设定在合理范围内，既能够实现集成度和所形成焊垫尺寸的兼顾，又能够为后续工艺提供良好的操作基础，扩大后续步骤的工艺窗口。

此外，本实施例中，所述第一开口122深度h2占所述第一开口122和所述第二开口124深度总和h24的1/3以上。

所述第一开口122深度h2在所述第一开口122和所述第二开口124深度总和h24中占比不能太小。如果所述第一开口122深度h2在所述第一开口122和所述第二开口124深度总和h24中占比过小，即所述第一开口122深度h2过小，所述第一开口122和所述第二开口124深度总和h24过大，所述第一开口122深度h2过小，会使后续在所述第一开口122内所形成顶部连接层厚度过小，会影响所形成顶部连接层的强度，可能会使顶部连接层良率损失过高；所述第一开口122和所述第二开口124深度总和h24过大，则可能容易出现材料浪费，增大工艺难度的问题。

具体的，本实施例中所述第一开口122深度h2与所述第二开口124深度h4的比值为1:1，即所述第一开口122深度h2占所述第一开口122和所述第二开口124深度总和h24的1/2。将所述第一开口122深度h2在所述第一开口122和所述第二开口124深度总和h24中占比设置在合理范围内，能够有效兼顾后续所形成顶部连接层强度和与介质层120之间应力控制的效果，从而能够有效保证所构成焊垫的制造良率和性能。

具体的，所述第一开口122的深度大于或等于1μm，当所述第一开口122的深度达到1μm时，使所述第一开口122内所形成顶部连接层具有足够的厚度，从而保证所形成顶部连接层的强度，保证所形成焊垫的良率和性能。

需要说明的是，形成所述第二开口124之后，还包括：如图6至图8所示，在所述第二开口124底部剩余厚度的介质层120内形成接触孔126；如图9和图10所示，形成位于所述接触孔126(如图8所示)内的插塞131、位于所述第二开口124(如图8所示)的中间连接层132和位于所述第一开口122(如图8所示)内的顶部连接层133。

所述接触孔126用于露出所述基底110内的顶层金属，从而为后续所形成焊垫和所述顶层金属之间实现电连接提供基础。

形成所述接触孔126的步骤包括：如图6所示，在所述第一开口122和所述第二开口124内形成第二填充层125；在所述第二填充层125上形成图形化的第三图形层(图中未示出)；如图7和图8所示，以所述图形化的第三图形层为掩膜，刻蚀所述第二填充层125和所述第二开口124(如图5所示)底部部分厚度的所述介质层120，以形成底部露出所述基底110的接触孔。

所述第二填充层125用于保护所述第二开口124(如图5所示)和所述第一开口122(如图5所示)，从而为后续工艺的进行提供基础。

本实施例中，所述第二填充层125为有机介电层，所以所述第二填充层125可以通过旋涂的方式形成。通过旋涂的方式形成所述第二填充层125，能够使所形成第二填充层125的顶部具有高平整度的表面，从而为后续工艺提供良好的工艺表面。所以所述第二填充层125不仅填充满所述第一开口122和所述第二开口124，而且所述第二填充层125的顶部高于所述介质层120的顶部，覆盖所述介质层120上掩膜层121的表面。

所述第三图形层为图形化的第三图形层，用于定义所述接触孔126的尺寸和位置。本实施例中，所述第三图形层的材料为光刻胶，可以通过旋涂和曝光显影的方式形成于所述第二填充层125上。

刻蚀所述第二填充层125和所述介质层120的步骤用于形成位于所述第二开口124底部的所述接触孔126。

具体的，为了避免损伤基底，提高制造良率，本实施例中，形成所述接触孔126底部的步骤包括：以所述图形化的第三图形层为掩膜，刻蚀所述第三图形层露出的所述第二填充层125和介质层120，去除所述介质层120的部分厚度，形成底部露出所述介质层120的通孔126a；去除所述通孔126a底部的介质层120，露出所述基底110。

本实施例中，所述介质层120的材料为氧化硅，可以通过干法刻蚀的方式形成所述通孔126a。而且如图7所示，形成所述通孔126a之后，去除剩余的所述第三图形层和所述第二填充层125，露出所述第一开口122和所述第二开口124，所述通孔126a位于所述第二开口124底部，且所述通孔126a顶部与所述第二开口124底部相互贯通。

如图8所示，本实施例中，所述基底110和所述介质层120之间还设置有保护掩膜层，所以去除所述通孔126a底部介质层120的同时，还去除所露出的保护掩膜层，从而露出所述基底110。

具体的，通过线性去除(linearremovalmethod，lrm)的方式去除所述通孔126a底部剩余的介质层120和所述保护掩膜层，以露出所述基底110内的顶层金属。

所述中间连接层132和所述顶部连接层133用于构成焊垫130，从而实现所述半导体结构内部元器件与外部电路的连接；所述插塞131位于焊垫130和所述基底110内顶层金属之间，用于实现所述焊垫130和所述顶层金属之间的电连接。

本实施例中，所述插塞131、所述中间连接层132和所述顶部连接层133的材料为铜。铜具有较好的电学性能，将所述插塞131和所述中间连接层132以及所述顶部连接层133的材料设置为铜，能够有效改善所形成焊垫130和插塞131的电学性能；而且所述焊垫130由宽度不同的顶部连接层133和中间连接层132构成，所述顶部连接层133和所述中间连接层132的厚度均小于所述焊垫130的整体厚度，因此所述顶部连接层133和所述中间连接层132与所述介质层120之间应力较小，从而能够有效的减小所构成焊垫130所述介质层120之间应力的大小，有利于制造良率和器件性能的改善。

具体的，所述插塞131、所述中间连接层132和所述顶部连基础133的形成步骤包括：如图9所示，向底部露出所述基底110的接触孔126(如图8所示)、所述第二开口124(如图8所示)以及所述第一开口122(如图8所示)内填充金属材料130a，所述金属材料130a填充满所述接触孔126、所述第二开口124以及所述第一开口122，且所述金属材料130a顶部高于所述介质层120的顶部，覆盖所述掩膜层121的表面；通过化学机械研磨的方式对所述金属材料130a进行平坦化处理，去除高于所述介质层120顶部的金属材料以及所述掩膜层121，露出所述介质层120，从而形成所述插塞131、位于所述插塞131上的中间连接层132以及位于所述中间连接层132上的顶部连接层133，所述顶部连接层133的顶部与所述介质层120顶部齐平。

需要说明的是，由于所述插塞131、所述中间连接层132和所述顶部连接层133是通过一次填充所述接触孔126、所述第二开口124以及所述第一开口122而形成的，因此本实施例中，所述插塞131、所述中间连接层132和所述顶部连接层133为一体结构，所述插塞131、所述中间连接层132和所述顶部连接层133之间没有明显界限。

相应的，本发明还提供一种半导体结构。

参考图8，示出了本发明半导体结构一实施例的剖面结构示意图。

所述半导体结构包括：

基底110，所述基底110上具有介质层120；第一开口122，所述第一开口122位于所述部分厚度的介质层120内；第二开口124，所述第二开口124位于所述第一开口122底部部分厚度的介质层120内，且，所述第二开口124的宽度小于所述第一开口122的宽度。

所述第一开口122和所述第二开口124分别用于形成顶部连接层和中间连接层，所述顶部连接层和所述中间连接层用于构成焊垫。由于所述第二开口124的宽度小于所述第一开口122的宽度，因此所构成焊垫中，所述顶部连接层和所述中间连接层的厚度均相对较小；而焊垫与介质层120之间应力的大小与焊垫的厚度相关，所以所述顶部连接层和所述中间连接层与所述介质层之间的应力相对较小，从而能够有效减小所构成焊垫与所述介质层120之间的应力，从而能够有效改善焊垫的可靠性，有利于提高所形成半导体结构的制造良率和器件性能。

所述基底110用于提供工艺操作基础和工艺操作平台。

需要说明的是，所述形成方法用于形成焊垫，从而实现所构成半导体器件与外部电路的连接。

本实施例中，所述基底内形成有顶层金属(图中未标示)和半导体元器件(图中未示出)。所述顶层金属与所述半导体元器件和所形成的焊垫相连，从而使所述半导体元器件通过所形成的焊垫与外部电路的连接，以实现所构成半导体器件的电学功能。

所述介质层120用于实现相邻金属材料之间电隔离，还用于实现所述基底110与外部环境的隔离，从而保证所述半导体元器件和所述顶部金属层的性能。

本实施例中，所述介质层120的材料为绝缘材料。具体的，所述介质层120的材料为氧化硅。本发明其他实施例中，所述介质层120的材料还可以选自氮化硅、氮氧化硅等其他绝缘材料。

需要说明的是，本实施例中，所述介质层120和所述基底110之间还形成有保护掩膜层(图中未标示)，用于在后续工艺中保护所述基底110的表面，防止后续工艺损伤所述基底110表面，特别是所述顶部金属层受到影响。

具体的，本实施例中，所述保护掩膜层的材料为氮化硅。氮化硅材料的致密度较高，能够有效的起到保护作用，从而有利于工艺窗口的扩大、器件性能的改善。

所述第一开口122和所述第二开口124分别用于为后续顶部连接层和中间连接层的形成提供工艺空间，进而为焊垫的构成提供基础；其中，所述第二开口124位于所述第一开口122底部，且所述第二开口124顶部与所述第一开口122底部相互贯通。

本实施例中，所述半导体结构还包括：掩膜层121，所述掩膜层121位于所述介质层120的顶部表面上。所述掩膜层121为硬掩膜，用于在所述第一开口122的刻蚀过程中，起到刻蚀掩膜的作用。通过硬掩膜的使用，能够降低散射效应在曝光过程中的影响，从而能够获得与原设计更接近的图像，有利于提高刻蚀精度，提高所形成第一开口122的质量。此外，所述掩膜层121还用于在后续平坦化工艺过程中标度工艺停止位置。

由于所述第一开口122的宽度d2大于所述第二开口124的宽度d4，即平行所述基底110表面的平面内，所述第一开口122的尺寸大于所述第二开口124的尺寸。因此通过所述第一开口122和所述第二开口124分别形成中间连接层和顶部连接层，进而构成焊垫。

由于金属材料与介质材料之间应力的大小与金属材料的厚度以及相邻金属材料之间介质材料的宽度相关。通过所述第一开口122和所述第二开口124分别形成顶部连接层和中间连接层，进而构成焊垫，其中中间连接层和顶部连接层的厚度均相对较小，从而能够有效控制所构成焊垫与介质层120之间应力的大小，有利于改善所构成焊垫的可靠性，有利于提高半导体结构的制造良率和器件性能。

本实施例中，平行所述基底110表面的平面内，所述第一开口122的投影和所述第二开口124的投影均为方形，即所述第一开口122开口的形状和所述第二开口124开口的形成均为长方形或者正方形，以提高所形成半导体结构的布局规整性，有利于工艺难度的降低，器件性能的改善。

此外，本实施例中，平行所述基底110表面的平面内，所述第一开口122投影和所述第二开口124投影相对边之间的间隔相等，也就是说，所述第一开口122相对的侧壁与所述第二开口124相对的侧壁之间间距相等。所以所述第二开口124位于所述第一开口124底部的正下方，所述第一开口122的侧壁和所述第二开口124的侧壁构成阶梯状，所述第一开口122底部中心部分与所述第二开口124顶部贯通，后续通过所形成顶部连接层和中间连接层构成的焊垫，平行所述基底110表面的方向上，靠近所述介质层120的部分厚度均较小，从而有利于控制应力，有利于制造良率和器件性能的改善。

本实施例中，所述第二开口124宽度d4与所述第一开口122宽度d2的比值在7:10到8:10范围内，也就是说，与所述第一开口122宽度d2相比，所述第二开口124宽度d4缩小20％到30％。所述第二开口124宽度d4与所述第一开口122宽度d2的比值不宜太大也不宜太小。所述第二开口124宽度d4与所述第一开口122宽度d2的比值如果太大，则所述第二开口124宽度d4过大，所述第一开口122宽度d2比值过小，可能会使后续在所述第一开口122和所述第二开口124内分别写的顶部连接层和中间连接层宽度相近，可能会影响所形成焊垫与所述介质层120之间应力的控制，不利于制造良率和器件性能的改善；所述第二开口124宽度d4与所述第一开口122宽度d2的比值如果太小，则所述第二开口124的宽度d4过小，所述第一开口122的宽度d2过大，则会使后续步骤的工艺窗口减小，影响后续工艺的进行。

具体的，本实施例中，所述第一开口122的宽度在50μm到70μm范围内。所述第二开口124的宽度在40μm到50μm范围内。将所述第一开口122的宽度d2和所述第二开口124的宽度d4设定在合理范围内，既能够实现集成度和所形成焊垫尺寸的兼顾，又能够为后续工艺提供良好的操作基础，扩大后续步骤的工艺窗口。

此外，本实施例中，所述第一开口122深度h2占所述第一开口122和所述第二开口124深度总和h24的1/3以上。所述第一开口122深度h2在所述第一开口122和所述第二开口124深度总和h24中占比不能太小。如果所述第一开口122深度h2在所述第一开口122和所述第二开口124深度总和h24中占比过小，即所述第一开口122深度h2过小，所述第一开口122和所述第二开口124深度总和h24过大，所述第一开口122深度h2过小，会使后续在所述第一开口122内所形成顶部连接层厚度过小，会影响所形成顶部连接层的强度，可能会使顶部连接层良率损失过高；所述第一开口122和所述第二开口124深度总和h24过大，则可能容易出现材料浪费，增大工艺难度的问题。

具体的，本实施例中所述第一开口122深度h2与所述第二开口124深度h4的比值为1:1，即所述第一开口122深度h2占所述第一开口122和所述第二开口124深度总和h24的1/2。将所述第一开口122深度h2在所述第一开口122和所述第二开口124深度总和h24中占比设置在合理范围内，能够有效兼顾后续所形成顶部连接层强度和与介质层120之间应力控制的效果，从而能够有效保证所构成焊垫的制造良率和性能。

具体的，所述第一开口122的深度大于或等于1μm，当所述第一开口122的深度达到1μm时，使所述第一开口122内所形成顶部连接层具有足够的厚度，从而保证所形成顶部连接层的强度，保证所形成焊垫的良率和性能。

需要说明的是，本实施例中，所述半导体结构还包括：接触孔126，所述接触孔126位于所述第二开口124底部剩余厚度的介质层120内。

所述接触孔126用于露出所述基底110内的顶层金属，从而为后续所形成焊垫和所述顶层金属之间实现电连接提供基础。本实施例中，所述基底110和所述介质层120之间还设置有保护掩膜层，所以所述接触孔126贯穿所述第二开口124底部剩余厚度的介质层120以及所述第二开口124下方的保护掩膜层，底部露出所述基底110内的顶层金属。

参考图10，示出了本发明半导体结构再一实施例的剖面结构示意图。

本实施例与前述实施例相同之处，本发明再次不再赘述。本实施例与前述实施例不同之处在于，本实施例中，所述半导体结构还包括：插塞131，所述插塞131位于所述接触孔126内；中间连接层132，所述中间连接层132位于所述第二开口124内；顶部连接层133，所述顶部连接层133位于所述第一开口122内。

所述中间连接层132和所述顶部连接层133用于构成焊垫130，从而实现所述半导体结构内部元器件与外部电路的连接；所述插塞131位于焊垫130和所述基底110内顶层金属之间，用于实现所述焊垫130和所述顶层金属之间的电连接。

本实施例中，所述插塞131、所述中间连接层132和所述顶部连接层133的材料为铜。铜具有较好的电学性能，将所述插塞131和所述中间连接层132以及所述顶部连接层133的材料设置为铜，能够有效改善所形成焊垫130和插塞131的电学性能；而且所述焊垫130由宽度不同的顶部连接层133和中间连接层132构成，所述顶部连接层133和所述中间连接层132的厚度均小于所述焊垫130的整体厚度，因此所述顶部连接层133和所述中间连接层132与所述介质层120之间应力较小，从而能够有效的减小所构成焊垫130所述介质层120之间应力的大小，有利于制造良率和器件性能的改善。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。