实施方式涉及一种半导体存储器件及其制造方法。
背景技术：
半导体器件由于其小尺寸、多功能特性和/或低制造成本而被广泛用于电子产业。随着电子产业的发展，半导体器件已经被高度集成。半导体器件中包括的图案的宽度已经被减小以有助于提高半导体器件的集成密度。
技术实现要素：
实施方式可以通过提供一种制造半导体存储器件的方法来实现，该方法包括：提供包括单元阵列区域和外围电路区域的衬底；形成覆盖单元阵列区域并暴露外围电路区域的至少一部分的掩模图案；在由掩模图案暴露的外围电路区域上生长半导体层，使得半导体层具有与衬底不同的晶格常数；形成覆盖单元阵列区域并暴露半导体层的缓冲层；形成覆盖缓冲层和半导体层的导电层；以及图案化导电层以在单元阵列区域上形成导电线以及在外围电路区域上形成栅电极。
实施方式可以通过提供一种半导体存储器件来实现，该半导体存储器件包括：衬底，包括由器件隔离层限定的有源区域；字线结构，填充形成在衬底的上部中的沟槽，字线结构交叉有源区域以将有源区域分成第一掺杂剂区域和第二掺杂剂区域；交叉字线结构的位线，位线连接到第一掺杂剂区域；以及连接到第二掺杂剂区域的数据存储部分，其中每个字线结构包括顺序地堆叠在沟槽中的对应一个中的字线、盖图案和剩余图案。
实施方式可以通过提供一种制造半导体存储器件的方法来实现，该方法包括：提供衬底使得衬底包括单元阵列区域和外围电路区域，使得衬底在单元阵列区域中包括沟槽；在沟槽中形成盖层图案，使得盖层图案延伸到沟槽的开口；去除盖层图案的在沟槽的开口处的部分，使得凹陷区域形成在沟槽的开口处；形成覆盖单元阵列区域并暴露外围电路区域的掩模图案，使得掩模图案在沟槽的开口处的凹陷区域中；在外围电路区域上生长半导体层，使得半导体层具有与衬底不同的晶格常数；去除掩模图案的部分，使得掩模图案的剩余图案保留在沟槽中并填充凹陷区域；形成覆盖单元阵列区域并暴露半导体层的缓冲层；在单元阵列区域上形成导电线以及在外围电路区域上形成栅电极。
附图说明
通过参照附图详细描述示范性实施方式，特征对于本领域技术人员来说将是明显的，附图中：
图1示出根据一些实施方式的半导体存储器件的俯视图。
图2示出图1所示的单元阵列区域的放大图。
图3A至图11A示出沿图2的线A-A'截取的剖视图，用于示出根据一些实施方式的制造半导体存储器件的方法中的阶段。
图3B至图11B示出沿图1的线B-B'和C-C'截取的剖视图，用于示出根据一些实施方式的制造半导体存储器件的方法中的阶段。
图3C至图11C示出沿图1的线D-D'和E-E'截取的剖视图，用于示出根据一些实施方式的制造半导体存储器件的方法中的阶段。
图11D示出沿图2的线F-F'截取的剖视图。
图12A示出根据一些实施方式的图11A的区域“Q”的放大图。
图12B示出对应于图11A的区域“Q”的比较示例的放大图。
图13A和图13B分别示出根据一些实施方式的半导体存储器件的沿图2的线A-A'和F-F'截取的剖视图。
具体实施方式
图1示出根据一些实施方式的半导体存储器件的俯视图。图2示出图1所示的单元阵列区域CAR的放大图。图3A至图11A、图3B至图11B以及图3C至图11C示出沿图2的线A-A'和图1的线B-B'、C-C'、D-D'和E-E'截取的剖视图，用于示出根据一些实施方式的制造半导体存储器件的方法中的阶段。图11D示出沿图2的线F-F'截取的剖视图。
参照图1、图2和图3A至图3C，可以提供包括单元阵列区域CAR和外围电路区域PCR的衬底100。单元阵列区域CAR可以是其上设置存储单元的区域。外围电路区域PCR可以是其上设置例如字线驱动器、感测放大器、行解码器和列解码器以及控制电路的区域。外围电路区域PCR可以包括NMOSFET区域NR和PMOSFET区域PR。NMOSFET区域NR可以包括第一区域PCR1和第二区域PCR2。PMOSFET区域PR可以包括第三区域PCR3和第四区域PCR4。第一区域PCR1和第三区域PCR3可以是其上形成高电压晶体管的区域。第二区域PCR2和第四区域PCR4可以是其上形成低电压晶体管的区域。
器件隔离层101可以形成在衬底100中以在单元阵列区域CAR中限定有源区域AR。在一实施方案中，衬底100可以是硅衬底。有源区域AR可以具有彼此横向分隔的条形状，并且每个有源区域AR可以在不垂直于第一方向(在下文称为“D1方向”)和第二方向(在下文称为“D2方向”)的第三方向(在下文称为“D3方向”)上延伸。D1方向和D2方向可以彼此交叉并可以平行于衬底100的顶表面。
掺杂剂区域(见图2和图11D的21和22)可以形成在每个有源区域AR的上部(例如一端或一侧)中。掺杂剂区域可以通过将具有与衬底100不同导电类型的掺杂剂离子注入到衬底100的上部(例如一个表面或一侧)中而形成。在一实施方案中，掺杂剂区域的深度可以小于器件隔离层101的深度(例如自衬底100的所述一个表面或所述一侧)。掺杂剂区域可以在器件隔离层101的形成之后或之前形成。在一实施方案中，掺杂剂区域可以在随后的工艺中而不是在本工艺中形成。掺杂剂区域可以被限制地形成在单元阵列区域CAR中，例如仅在单元阵列区域CAR中。例如，当掺杂剂区域被形成时外围电路区域PCR可以用掩模层覆盖，掺杂剂区域可以不形成在外围电路区域PCR中。
沟槽11可以形成在单元阵列区域CAR的衬底100的上部(例如所述一个表面或一侧)中。沟槽11可以在D1方向上延伸并可以在D2方向上彼此间隔开，并且掺杂剂区域可以被沟槽11分成第一掺杂剂区域21和第二掺杂剂区域22。例如，第一掺杂剂区域21可以在一个有源区域AR中在一对第二掺杂剂区域22之间，并且第一掺杂剂区域21和第二掺杂剂区域22可以在所述一个有源区域AR中通过沟槽11彼此分离。
在一实施方案中，第一掩模图案MP可以形成在衬底100的顶表面(例如所述一个表面或一侧)上，并且沟槽11可以通过使用第一掩模图案MP作为蚀刻掩模的干蚀刻工艺和/或湿蚀刻工艺形成。第一掩模图案MP可以覆盖外围电路区域PCR，并且蚀刻工艺可以不对外围电路区域PCR进行。在一实施方案中，第一掩模图案MP可以包括例如硅氧化物层、硅氮化物层和硅氮氧化物层中的至少一种。沟槽11的深度可以小于器件隔离层101的深度。
单元栅极绝缘图案126、单元栅极导电图案121和盖图案129可以顺序地形成在具有沟槽11的所得结构上。在一实施方案中，单元栅极导电图案121可以是字线WL。在一实施方案中，单元栅极绝缘层和单元栅极导电层可以形成在沟槽11中，然后单元栅极绝缘层和单元栅极导电层可以被蚀刻以在沟槽11的下部区域中形成单元栅极绝缘图案126和单元栅极导电图案121。盖图案129可以形成在单元栅极导电图案121上。绝缘层可以填充沟槽11(例如其中已经形成有单元栅极导电图案121)的残留区域或剩余部分，然后可以对绝缘层执行回蚀刻工艺以形成盖图案129(例如填充沟槽11的开口附近的上部)。
例如，单元栅极绝缘图案126可以包括硅氧化物层、硅氮化物层和硅氮氧化物层中的至少一种。单元栅极导电图案121可以包括掺杂的半导体材料、导电的金属氮化物、金属和金属-半导体化合物(例如金属硅化物)中的至少一种。盖图案129可以包括硅氮化物层、硅氧化物层和硅氮氧化物层中的至少一种。单元栅极绝缘图案126、单元栅极导电图案121和盖图案129中的每个可以使用化学气相沉积(CVD)工艺、物理气相沉积(PVD)工艺和原子层沉积(ALD)工艺中的至少一种形成。
参照图1、图2和图4A至图4C，第一掩模图案MP可以被去除。第一掩模图案MP可以通过湿蚀刻工艺去除。在第一掩模图案MP的去除工艺期间，盖图案129的上部也可以被蚀刻以在单元栅极导电图案121上或在单元栅极导电图案121上面形成凹陷区域RS。凹陷区域RS可以沿着沟槽11在D1方向上延伸并可以在D2方向上彼此间隔开。凹陷区域RS的深度可以是沟槽11的深度的约10％至约40％。
参照图1、图2和图5A至图5C，掩模层130可以形成为覆盖衬底100的整个区域，然后光致抗蚀剂图案135可以形成为覆盖单元阵列区域CAR。光致抗蚀剂图案135可以覆盖外围电路区域PCR的一部分。在一实施方案中，光致抗蚀剂图案135可以覆盖外围电路区域PCR的NMOSFET区域NR(例如第一区域PCR1和第二区域PCR2)，并可以暴露外围电路区域PCR的PMOSFET区域PR(例如第三区域PCR3和第四区域PCR4)。掩模层130可以填充凹陷区域RS。在一实施方案中，掩模层130可以包括硅氧化物层。掩模层130可以完全填充凹陷区域RS并可以延伸到凹陷区域RS之间的衬底100的顶表面或上表面上。
参照图1、图2和图6A至图6C，掩模层130可以使用光致抗蚀剂图案135作为蚀刻掩模被图案化以形成第二掩模图案131。第二掩模图案131可以覆盖单元阵列区域CAR和NMOSFET区域NR并可以暴露PMOSFET区域PR。在图案化工艺期间，PMOSFET区域PR的上部也可以被蚀刻和去除。结果，PMOSFET区域PR的顶表面或上表面可以低于单元阵列区域CAR和NMOSFET区域NR的顶表面或上表面。在一实施方案中，PMOSFET区域PR的上部可以不被去除。
半导体层SP可以形成在暴露的PMOSFET区域PR的衬底100上。半导体层SP可以通过选择外延生长(SEG)工艺形成。单元阵列区域CAR和NMOSFET区域NR可以被第二掩模图案131覆盖，并且半导体层SP可以不形成在其上。半导体层SP可以包括其载流子迁移率高于硅的载流子迁移率的半导体材料。例如，半导体层SP可以是其晶格常数不同于衬底100的晶格常数的硅锗层。在一实施方案中，半导体层SP可以具有约至约的厚度。
参照图1、图2和图7A至图7C，第二掩模图案131可以从单元阵列区域CAR和NMOSFET区域NR去除。第二掩模图案131的部分可以保留在凹陷区域RS中，剩余图案132可以形成在凹陷区域RS中。缓冲图案BP可以形成为覆盖单元阵列区域CAR并暴露外围电路区域PCR。缓冲图案BP的底表面(例如面对衬底的表面)可以与剩余图案132的顶表面或上表面接触。在一实施方案中，缓冲图案BP可以包括第一缓冲图案137和在第一缓冲图案137上的第二缓冲图案138。第一缓冲图案137和第二缓冲图案138可以由不同的材料形成。例如，第一缓冲图案137可以是硅氧化物层，第二缓冲图案138可以是硅氮化物层。在一实施方案中，硅氧化物层和硅氮化物层可以顺序地形成在衬底100的整个表面上，并且可以通过使用覆盖单元阵列区域CAR并暴露外围电路区域PCR的光致抗蚀剂图案对硅氮化物层和硅氧化物层进行图案化工艺，从而形成缓冲图案BP。在一实施方案中，额外硅氧化物层可以提供在第二缓冲图案138与光致抗蚀剂图案之间。
参照图1、图2和图8A至图8C，第一栅极绝缘层31可以形成在对应于高电压晶体管区域的第一区域PCR1和第三区域PCR3上。此后，第二栅极绝缘层32可以形成在衬底100的整个表面上。在一实施方案中，在第二栅极绝缘层32的形成之前，第三栅极绝缘层30可以形成在对应于低电压晶体管区域的第二区域PCR2和第四区域PCR4上。第一栅极绝缘层31和第二栅极绝缘层32也可以形成在单元阵列区域CAR上。
第一栅极绝缘层31的介电常数可以低于第二栅极绝缘层32和第三栅极绝缘层30的介电常数。在一实施方案中，第一栅极绝缘层31可以包括硅氧化物层和/或硅氮氧化物层。第一栅极绝缘层31可以比第二栅极绝缘层32和第三栅极绝缘层30厚。第二栅极绝缘层32可以是其介电常数高于硅氧化物层的介电常数的高k电介质层。第二栅极绝缘层32的介电常数可以高于第一栅极绝缘层31和第三栅极绝缘层30的介电常数。在一实施方案中，第二栅极绝缘层32可以包括包含铪(Hf)、铝(Al)、锆(Zr)或镧(La)的氧化物、氮化物、硅化物、氮氧化物或硅化物-氮氧化物。第一栅极绝缘层31和第二栅极绝缘层32的每个可以使用ALD工艺、CVD工艺或PVD工艺形成。在一实施方案中，第三栅极绝缘层30可以包括硅氧化物层或硅氮氧化物层。在一实施方案中，第三栅极绝缘层30可以通过消耗暴露的衬底100或暴露的半导体层SP的热氧化工艺和/或热氮化工艺形成。
参照图1、图2和图9A至图9C，第一功函数调整层33可以形成在NMOSFET区域NR上，第二功函数调整层34可以形成在PMOSFET区域PR上。单元阵列区域CAR上的第一栅极绝缘层31和第二栅极绝缘层32可以被去除。第一功函数调整层33和第二功函数调整层34可以帮助实现每个晶体管的期望阈值电压和其它性能。第一功函数调整层33和第二功函数调整层34的每个可以是具有特定功函数的单层或多层含金属层。
在一实施方案中，第二功函数调整层34可以包括TiN、TiN/TaN、Al2O3/TiN、Al/TiN、TiN/Al/TiN、TiN/TiON、Ta/TiN或TaN/TiN。在一实施方案中，这些材料的TiN可以由TaN、TaCN、TiCN、CoN或CoCN代替。第二功函数调整层34可以具有至的厚度。第一功函数调整层33可以包括与第二功函调整层34相同的层，并且还可以包括设置在所述相同的层上的包括La/TiN、Mg/TiN或Sr/TiN的层。在一实施方案中，La可以由LaO或LaON代替。
参照图1、图2和图10A至图10C，第一导电层141可以形成在单元阵列区域CAR和外围电路区域PCR上。第一导电层141可以包括掺杂的半导体层。在一实施方案中，第一导电层141可以包括掺杂有P型掺杂剂的多晶硅层。第一接触CT1可以形成为穿透第一导电层141和缓冲图案BP。第一接触CT1可以连接到第一掺杂剂区域21。第一接触CT1可以包括掺杂的半导体材料、导电的金属氮化物和金属中的至少一种。在第一接触CT1的形成之后，阻挡层142和第二导电层143可以顺序地形成在单元阵列区域CAR和外围电路区域PCR上。阻挡层142可以包括导电的金属氮化物、金属-硅化合物和金属-硅氮化物中的至少一种。第二导电层143可以包括金属、导电的金属氮化物和金属-硅化合物中的至少一种。在一实施方案中，第二导电层143可以包括钨(W)、钛(Ti)和钽(Ta)中的至少一种。第一导电层141、阻挡层142和第二导电层143中的每个可以使用ALD工艺或PVD工艺形成。
参照图1、图2和图11A至图11D，盖层151可以被形成，然后可以进行图案化工艺以在单元阵列区域CAR上形成导电线以及在外围电路区域PCR上形成第一晶体管TR1至第四晶体管TR4(例如第一晶体管TR1至第四晶体管TR4的栅极图案，包括栅电极)。在一实施方案中，导电线可以是位线BL。第一导电层141、阻挡层142和第二导电层143可以通过图案化工艺分别形成为第一导电图案145、阻挡图案146和第二导电图案147。图案化工艺可以使用缓冲图案BP作为蚀刻停止层来进行。此后，第一源极/漏极区域161可以形成在NMOSFET区域NR中，并且第二源极/漏极区域162可以形成在PMOSFET区域PR中。在一实施方案中，第一源极/漏极区域161可以是N型掺杂剂区域，并且第二源极/漏极区域162可以是P型掺杂剂区域。间隔物152可以形成在位线BL的侧壁和第一晶体管TR1至第四晶体管TR4的侧壁上。在一实施方案中，间隔物152可以包括硅氧化物。
接触孔可以被形成以暴露第二掺杂剂区域22，并且第二接触CT2可以填充接触孔。第二接触CT2可以包括金属、导电的金属氮化物和金属-硅化合物中的至少一种。在一实施方案中，每个第二接触CT2可以包括顺序地堆叠的多晶硅图案和金属图案。数据存储结构或数据存储部分DS可以形成在第二接触CT2上。在一实施方案中，当本发明构思的半导体存储器件是动态随机存取存储器(DRAM)器件时，数据存储部分DS可以是包括下电极、电介质层和上电极的电容器。在一实施方案中，数据存储部分DS可以包括相变层、可变电阻层或磁隧道结层。
图12A示出根据一些实施方式的图11A的区域“Q”的放大图，图12B示出对应于图11A的区域“Q”的比较示例的放大图。区域“Q”可以对应于单元阵列区域CAR和外围电路区域PCR的边界区域。位线BL的端部可以提供在区域“Q”中。图12B的比较示例示出在半导体层SP的形成之前其中形成缓冲图案BP的所得结构。如图12B的比较示例所示，第一掩模图案MP的一部分可能没有被完全去除。因此，在参照图11A至图11D描述的图案化工艺中，第一掩模图案MP的剩余部分和设置在其上的第一缓冲图案137的侧壁可以被过度凹陷，因此会形成底切区域UC。因此，导电残留物MS可以出现或产生在覆盖底切区域UC的层间绝缘层157中。导电残留物MS可以由用于形成在底切区域UC的形成之后形成的接触或电极的导电材料的沉积工艺而发生，或者可以在用于形成在底切区域UC的形成之后形成的接触或电极的导电材料的沉积工艺期间发生。例如，导电残留物MS可以包括金属材料诸如La、Ti、Al或Hf。导电残留物MS可以沿着单元阵列区域CAR和外围电路区域PCR的边界延伸，因此可能在半导体存储器件的互连线之间引起电短路。
参照图12A，根据一些实施方式，缓冲图案BP可以在半导体层SP的形成之后形成。因此，可以不存在底切区域和导电残留物，如图12A所示。为了完全去除剩余的第一掩模图案MP，蚀刻工艺可以被进行直到凹陷区域RS被形成，如参照图4A至图4C所述。如果缓冲图案BP在半导体层SP的形成之前形成，像比较示例一样，则由于具有相对薄的厚度的缓冲图案BP，凹陷区域RS不能被完全填充。在一实施方案中，半导体层SP可以在凹陷区域RS的形成之后并且在缓冲图案BP的形成之前形成。凹陷区域RS可以填充有用于形成半导体层SP的第二掩模图案131的部分，并且可以避免图12B的半导体存储器件的互连线之间的电短路。因此，可以提高半导体存储器件的可靠性。
根据一些实施方式的半导体存储器件可以包括形成在衬底100的上部中的沟槽11中的字线结构，并且每个字线结构可以包括顺序地堆叠在沟槽11中的对应一个中的字线WL、盖图案129和剩余图案132。剩余图案132可以沿着字线WL的顶表面延伸。字线结构可以交叉有源区域AR以将有源区域AR分成第一掺杂剂区域21和第二掺杂剂区域22。位线BL可以在D2方向上延伸并可以通过第一接触CT1连接到第一掺杂剂区域21。第二掺杂剂区域22可以通过第二接触CT2连接到数据存储部分DS。缓冲图案BP可以提供在衬底100与位线BL之间，并且第一接触CT1和第二接触CT2可以穿透缓冲图案BP。第一接触CT1可以穿透缓冲图案BP从而连接到剩余图案132。
根据一些实施方式的半导体存储器件可以包括在NMOSFET区域NR上的第一晶体管TR1和第二晶体管TR2，并且可以包括在PMOSFET区域PR上的第三晶体管TR3和第四晶体管TR4。第三晶体管TR3和第四晶体管TR4可以使用包括具有高载流子迁移率的半导体材料(例如硅锗)的半导体层SP作为沟道区域。对应于高电压晶体管的第一晶体管TR1和第三晶体管TR3的每个可以包括第一栅极绝缘层31和第二栅极绝缘层32，并且对应于低电压晶体管的第二晶体管TR2和第四晶体管TR4的每个可以包括第三栅极绝缘层30和第二栅极绝缘层32。第一晶体管TR1和第二晶体管TR2的每个可以包括第一功函数调整层33，并且第三晶体管TR3和第四晶体管TR4的每个可以包括第二功函数调整层34。第一晶体管TR1至第四晶体管TR4的每个可以包括第一导电图案145、阻挡图案146、第二导电图案147和盖层151。
图13A和图13B分别示出沿图2的线A-A'和F-F'截取的剖视图以示出根据一些实施方式的半导体存储器件。在下文，为了说明的容易和方便，与上述实施方式中相同的元件的重复描述可以被省略。
参照图13A和图13B，缓冲图案BP可以是第一缓冲图案137的单层而没有第二缓冲图案138。例如，第一缓冲图案137可以是硅氧化物层。
如在该领域中是惯例的，实施方式按照功能块、单元和/或模块来描述并在附图中示出。本领域技术人员将理解，这些块、单元和/或模块通过电子(或光学)电路(诸如逻辑电路、分立部件、微处理器、硬连线电路、存储元件、布线连接等)物理地实现，该电子(或光学)电路可以使用基于半导体的制造技术或其它制造技术来形成。在块、单元和/或模块由微处理器或类似物实现的情况下，它们可以使用软件(例如微代码)被编程以执行这里讨论的各种功能，并且可以可选地由固件和/或软件驱动。可选地，每个块、单元和/或模块可以由专用硬件来实现，或者被实现为执行一些功能的专用硬件和执行另一些功能的处理器(例如一个或更多个编程的微处理器和相关电路)的组合。此外，实施方式的每个块、单元和/或模块可以被物理地分离成两个或更多个相互作用且分立的块、单元和/或模块而没有背离这里的范围。此外，实施方式的块、单元和/或模块可以被物理地组合成更复杂的块、单元和/或模块而没有背离这里的范围。
通过总结和回顾，可能需要新的曝光技术和/或昂贵的曝光技术来形成精细图案，并且可能难以高度集成半导体器件。因此，正在考虑新的集成技术。
根据一些实施方式，可以帮助防止导电残留物形成在单元阵列区域与外围电路区域之间。因此，可以提高半导体存储器件的可靠性。
实施方式可以提供具有提高的可靠性的半导体存储器件。
这里已经公开了示例实施方式，尽管特定的术语被使用，但是它们仅以一般的和描述性的含义来使用和解释，而不是为了限制的目的。在一些情况下，如到本申请的提交时为止对本领域普通技术人员来说将是明显的，结合特定实施方式描述的特征、特性和/或元件可以单独地使用或者与结合另一些实施方式描述的特征、特性和/或元件结合地使用，除非另外明确地指示。因此，本领域技术人员将理解，可以进行形式和细节上的各种改变而没有背离本发明的精神和范围，本发明的精神和范围在权利要求书中阐述。
于2016年12月2日在韩国知识产权局提交且名称为“半导体存储器件及其制造方法”的韩国专利申请第10-2016-0163757号通过引用整体地结合于此。