于2016年12月28日提交的日本专利申请no.2016-256105的公开内容(包括说明书、附图和摘要)通过引用整体并入本文中。
本发明涉及用于制造半导体装置的方法，并且更具体地，涉及有效地适用于制造包括图像感测元件的半导体装置的技术。
背景技术：
用在数码相机等中的图像感测元件(图像元件)包括例如布置成矩阵的多个像素，所述多个像素每个都包括用于检测光并生成电荷的光电二极管。如已知的，一个像素包括光电二极管、用于将电荷输出到外围元件的传输晶体管以及用于执行信号的放大的外围元件等。在半导体基板的主表面处形成的光电二极管的布局由围绕光电二极管的外围的元件隔离区域限定。作为用于形成元件隔离区域的方法，已知有如下方法：在半导体基板的主表面中形成沟槽，以及在沟槽中内嵌入绝缘膜，由此形成由绝缘膜形成的元件隔离区域。
专利文献1(日本未经审查的专利申请公开no.2016-134614)描述如下：在半导体基板的顶表面中的沟槽中嵌入绝缘膜，由此形成元件隔离区域；从而，电子或fe(铁)从元件隔离区域和半导体基板之间的边界扩散到光电二极管中，不利地导致像素特性的退化。在这种情况下，在专利文献1中，通过等离子体掺杂法将b(硼)在给定的深度均匀地掺杂到用于元件隔离的沟槽的表面中。作为结果，防止了电子和铁的扩散。
引用文献
专利文献
专利文献1日本未经审查的专利申请公开no.2016-134614
技术实现要素：
如专利文献1中那样，使用光致抗蚀剂膜作为离子注入抑制掩模，将硼掺杂到元件隔离沟槽的表面中。然后，通过灰化去除光致抗蚀剂膜，使得在表面处形成bxoy(氧化硼)膜。然后，通过热处理等，氧化硼膜中的氧化物在光电二极管中扩散，不利地导致像素特性(图像感测特性)的劣化。
根据附图和本说明书的描述，其它目的和新的特征将变得清楚。
以下将简要描述本申请中所公开的实施例中的代表性实施例的概要。
一个实施例的用于制造半导体装置的方法包括：在依次执行在半导体基板的顶表面中形成沟槽以用于在光电二极管形成区域周围嵌入元件隔离区域的步骤、将b(硼)掺杂到沟槽的侧表面和底表面中的步骤以及通过灰化去除光致抗蚀剂膜的步骤之后，并且在形成元件隔离区域之前，执行进行apm清洗的步骤。
根据本申请中所公开的一个实施例，能够提高半导体装置的可靠性。特别地，能够防止像素特性退化。
附图说明
图1是用于例示本发明的第一实施例的半导体装置的制造步骤的截面图。
图2是在图1之后的制造步骤期间半导体装置的截面图；
图3是在本发明的第一实施例的半导体装置的制造步骤中使用的等离子体掺杂设备的截面图。
图4是在图2之后的制造步骤期间半导体装置的截面图；
图5是在图4之后的制造步骤期间半导体装置的截面图；
图6是在图5之后的制造步骤期间半导体装置的截面图；
图7是在图6之后的制造步骤期间半导体装置的截面图；
图8是在图7之后的制造步骤期间半导体装置的截面图；
图9是在图8之后的制造步骤期间半导体装置的截面图；
图10是在图9之后的制造步骤期间半导体装置的截面图；
图11是在图10之后的制造步骤期间半导体装置的截面图；
图12是在图11之后的制造步骤期间半导体装置的截面图；
图13是在图12之后的制造步骤期间半导体装置的截面图；
图14是在图13之后的制造步骤期间半导体装置的截面图；
图15是在图14之后的制造步骤期间半导体装置的截面图；
图16是在图15之后的制造步骤期间半导体装置的截面图；
图17是在图16之后的制造步骤期间半导体装置的截面图；
图18是在图17之后的制造步骤期间半导体装置的截面图；
图19是在图18之后的制造步骤期间半导体装置的截面图；
图20是在图19之后的制造步骤期间半导体装置的截面图；
图21是在图20之后的制造步骤期间半导体装置的截面图；
图22是在图21之后的制造步骤期间半导体装置的截面图；
图23是在图22之后的制造步骤期间半导体装置的截面图；
图24是示出本发明的第一实施例的半导体装置的布局的平面图；
图25是示出本发明的第一实施例的半导体装置的等效电路图；
图26是用于例示本发明的第一实施例的修改例的半导体装置的制造步骤的截面图。
图27是在图26之后的制造步骤期间半导体装置的截面图；
图28是用于例示本发明的第二实施例的半导体装置的制造步骤的截面图。
图29是用于例示本发明的第三实施例的半导体装置的制造步骤的截面图。
图30是在图29之后的制造步骤期间半导体装置的截面图；
图31是在图30之后的制造步骤期间半导体装置的截面图；
图32是在图31之后的制造步骤期间半导体装置的截面图；
图33是在图32之后的制造步骤期间半导体装置的截面图；
图34是在图33之后的制造步骤期间半导体装置的截面图；以及
图35是用于例示比较例的半导体装置的制造步骤的截面图。
具体实施方式
以下将参考附图详细描述本发明的实施例。顺便提及，在用于描述实施例的所有附图中，具有相同功能的构件被赋予相同的参考标记和标号，并且省略对其的重复描述。另外，在下面的实施例中，除非另有要求，否则原则上将不重复对相同或相似部分的描述。
而参考标记“-”和“+”各自表示导电类型为n型或p型的半导体中的杂质的相对浓度。例如，在n型杂质的情况下，杂质浓度按照“n-”、“n”和“n+”的次序增加。但是，不管如“n-”、“n”和“n+”的杂质浓度的高度如何，其导电类型都可以被统称为n型。这也适用于p型半导体。
第一实施例
本实施例的半导体装置涉及图像感测元件(固态图像感测元件)，并且特别地涉及其中形成像素的光电二极管被具有sti(浅沟槽隔离)结构的元件隔离区域围绕的图像感测元件。图像感测元件是cmos(互补金属氧化物半导体)图像传感器。
在本实施例中，将b(硼)掺杂到用于在其中嵌入元件隔离区域的沟槽(元件隔离沟槽)的侧表面和底表面中，由此防止由电子和fe(铁)扩散到光电二极管中而造成的像素特性的退化。在这种情况下，通过apm去除在沟槽的侧表面和底表面处形成的氧化物膜。在本文中，将通过假设用作cmos图像传感器中的像素实现电路的四晶体管型像素作为像素的一个示例来给出描述。但是，本发明不限于此。
关于用于制造半导体装置的方法
以下，将通过参考图1至23描述本实施例的用于制造半导体装置的方法。图1、2以及4至23各自是用于例示本实施例的半导体装置的制造步骤的截面图。图3是在本实施例的半导体装置的制造步骤中使用的等离子体掺杂设备的截面图。
在图1至23中，像素区域1a中的截面在图的左侧示出，并且逻辑电路区域1b中的截面在图的右侧示出。像素区域1a和逻辑电路区域1b是在同一半导体基板上在沿着半导体基板的主表面的方向上彼此相邻的区域。像素区域1a是形成光电二极管及其外围元件的区域。逻辑电路区域1b是形成用于形成模拟/数字转换电路的mosfet(金属氧化物半导体场效应晶体管，mos型场效应晶体管)等的区域。在本文中，将给出对在逻辑电路区域1b中形成n型mosfet的步骤的描述。但是，在逻辑电路区域1b中未示出的其它区域中也形成p型mosfet。换句话说，在逻辑电路区域1b中形成cmos。
首先，如图1所示，提供半导体基板sb。半导体基板sb由例如p型单晶硅(si)形成。随后，在半导体基板sb上，使用例如热氧化法形成由氧化硅膜形成的绝缘膜if1。随后，使用例如cvd(化学气相沉积)法，在绝缘膜if1上形成由例如氮化硅膜形成的绝缘膜if2。作为结果，半导体基板sb的主表面覆盖有绝缘膜if1和if2的层叠膜。
然后，如图2所示，使用光刻技术和蚀刻方法，去除像素区域1a和逻辑电路区域1b中的层叠膜的相应的部分。作为结果，半导体基板sb的主表面从绝缘膜if1和if2部分地暴露。在本文中，在有源区域(诸如在后面的步骤中形成光电二极管的区域以及在后面的步骤中形成mosfet的区域)中的半导体基板sb上的绝缘膜if1和if2被留下，而其它区域(场区域)中的绝缘膜if1和if2被去除。
随后，使用绝缘膜if1和if2作为掩模，使用干法蚀刻法在半导体基板sb的顶表面处形成沟槽d1和d2。换句话说，使用绝缘膜if1和if2作为掩模图案，通过各向异性蚀刻形成沟槽d1和d2。沟槽d1在像素区域1a中形成，并且沟槽d2在逻辑电路区域1b中形成。沟槽d1形成为环状，以在平面图中围绕在后面的步骤中形成光电二极管的区域。沟槽d1和d2都具有相同的形成深度。沟槽d1和d2的各自的底表面延伸到半导体基板sb的中间深度。然后，使用氢氟酸(hf)执行清洗，由此去除诸如蚀刻残留物的沉积物。
用于形成沟槽d1和d2的干法蚀刻是各向异性蚀刻。通过执行蚀刻，在沟槽d1和d2的各自的内部处暴露的半导体基板sb的表面被损坏。另外，通过执行蚀刻，将fe(铁)掺杂到在沟槽d1和d2的各自的内部处暴露的半导体基板sb的表面中。铁并非有意地掺杂到沟槽d1和d2的各自的侧表面和底表面中，而是在使用干法蚀刻法形成沟槽d1和d2时与镍(ni)、铬(cr)等一起被掺杂到半导体基板sb的暴露表面中。换句话说，在沟槽d1和d2的各自的侧表面和底表面处造成fe污染。
然后，用光致抗蚀剂膜pr1覆盖逻辑电路区域1b。然后，使用图3所示的等离子体掺杂设备，如图4所示的通过等离子体掺杂法将b(硼)掺杂到从绝缘膜if1和if2暴露的半导体基板sb的表面(即，沟槽d1的侧表面和底表面)中。换句话说，在逻辑电路区域1b覆盖有光致抗蚀剂膜pr1并且像素区域1a从光致抗蚀剂膜pr1暴露的情况下，执行等离子体掺杂。在本文中，逻辑电路区域1b中的半导体基板sb覆盖有光致抗蚀剂膜pr1，因此硼没有被掺杂到沟槽d2的侧表面和底表面中。
在本文中，在逻辑电路区域1b中的半导体基板sb覆盖有光致抗蚀剂膜pr的情况下，执行等离子体掺杂，使得硼不被掺杂到沟槽d2的侧表面和底表面中。这是为了防止稍后将在逻辑电路区域1b中形成的晶体管的特性的波动。即，当硼掺杂到要形成在逻辑电路区域1b中的晶体管的有源区域的端部(即，例如源极/漏极区域的端部或者沟道区域的端部)中时，晶体管的阈值电压变化。作为结果，包括晶体管的电路可能停止正常工作。因而，在本文中，不将硼掺杂到逻辑电路区域1b中的沟槽d2的侧表面和底表面中。
如图3所示，等离子体掺杂设备pdd具有形成腔室的容器cs、布置在容器cs中的晶片载台(安装基座)ws、布置在容器cs中晶片载台ws上方的顶部片tp、布置在顶部片tp上的平面天线pa，以及布置在平面天线pa上的波导wd。波导wd与微波发生器(未示出)耦合。在晶片载台ws和顶部片tp之间一定高度处在容器cs的侧表面处提供用于将等离子体稳定气体、掺杂气体等掺杂到容器cs中的气体供应部件gs。可以通过泵(未示出)排出容器cs中的气体，使得容器cs的内部可以被置于真空状态。
在本文中，对于要被处理对象的半导体基板(半导体晶片)sb的表面，使用其中使用等离子体来掺杂包含在掺杂气体中的杂质元素(硼)的等离子体掺杂法。具体而言，首先，将半导体基板sb安装成与晶片载台ws的顶表面接触。容器cs中的压力为50至150mtorr，并且期望地设置为50mtorr。晶片载台ws可以被施加偏置高频电力(rf：射频)。但是，在本实施例中，未执行rf偏置。换句话说，对晶片载台ws的rf偏置为0w。
然后，从气体供应部件gs将b2h6(乙硼烷)和he(氦)的混合气体作为掺杂气体供应到容器cs中，使得输出为3kw的微波从微波发生器经由波导wd供应至平面天线pa。因而，在容器cs中的顶部处的区域中并且在顶部片tp下方生成等离子体pl，由此使用等离子体执行掺杂。作为结果，掺杂气体中的杂质元素(硼)被掺杂到半导体基板sb的表面中。顺便提及，在本文中，将描述使用b2h6(乙硼烷)气体作为掺杂气体。但是，作为另一种掺杂气体，可以使用bf3气体。
通过等离子体掺杂，如图4所示，b(硼)被掺杂到从绝缘膜if1和if2暴露的半导体基板sb的表面(换句话说，沟槽d1的侧表面和底表面)中，使得形成含硼的半导体层bl。包含在掺杂气体和半导体层bl中的b(硼)包含硼的同位素10b和11b。半导体层bl的硼的掺杂量为5×1013至2×1014cm-2，并且半导体层bl的厚度为例如1至2nm。在覆盖有光致抗蚀剂膜pr1的逻辑电路区域1b和覆盖有绝缘膜if1和if2的半导体基板sb的表面处不形成半导体层bl。
用在等离子体掺杂中的对等离子体掺杂设备pdd的晶片载台ws的rf偏置被设置为0w。这是为了防止等离子体中的b(硼)离子(自由基)被积极地捕获到半导体基板sb的表面中。这防止半导体基板sb的表面(换句话说，沟槽d1的侧表面和底表面)被等离子体掺杂损坏。另外，rf偏置为0w，因此半导体层bl的厚度相对较小。因此，抑制了在沟槽d1的侧表面处形成的半导体层bl的厚度。这能够防止在被沟槽d1围绕的区域中形成的光电二极管的光接收面积的减小。
另外，等离子体掺杂中的容器cs中的压力被设置在50至150mtorr。这是为了防止半导体基板sb的表面(换句话说，沟槽d1的侧表面和底表面)由于容器cs中的压力过大而被损坏。因而，容器cs中的压力期望地低至大约50mtorr。
然后，如图5所示，通过执行灰化(灰化处理)来去除光致抗蚀剂膜pr1。即，将半导体基板sb设置在灰化设备(灰化腔室)中。随后，将o2(氧)供应到灰化设备中。随后，将灰化设备中的氧通过高频转换成等离子体。换句话说，生成o2等离子体(处于活性状态的氧)。允许o2等离子体和由有机物形成的光致抗蚀剂膜pr1彼此反应，以使得光致抗蚀剂膜pr1燃烧并灰化。灰化的光致抗蚀剂膜pr1最终变成co2(二氧化碳)或h2o(水)，以被排出到灰化设备外部。作为结果，覆盖逻辑电路区域1b中的半导体基板sb的表面的光致抗蚀剂膜pr1被去除，使得半导体基板sb的主表面被暴露。
换句话说，在本文中，执行等离子体灰化以去除光致抗蚀剂膜pr1。顺便提及，可以在o3(臭氧)气体的气氛中执行光激发灰化，由此去除光致抗蚀剂膜pr1。光激发灰化是以下方法：将反应性气体(诸如臭氧气体)掺杂到处理腔室中，以及在施加光(诸如紫外线)并促进反应性气体和光致抗蚀剂之间的化学反应的同时对基板上的光致抗蚀剂进行灰化和去除。
在这个步骤中，在通过参考图3和4描述的等离子体掺杂步骤中沉积在像素区域1a中的沟槽d1的表面处的硼在灰化设备中与处于活性状态的氧发生反应。作为结果，在沟槽d1的表面处形成氧化硼膜ox1。换句话说，形成了覆盖半导体层bl的侧表面和底表面的由bxoy(氧化硼)形成的绝缘膜。氧化硼膜ox1的膜厚度为例如1至2nm。
然后，如图6所示，执行apm(氨过氧化氢(ammoniumhydrogenperoxide)混合物)清洗，由此去除氧化硼膜ox1。作为结果，沟槽d1的表面被暴露。在本文中，使用apm(氨过氧化氢混合物)执行清洗。清洗在例如40至75℃的温度条件下执行。作为结果，氧化硼膜ox1被完全去除。在本文中，当apm清洗的温度设置得过高时，半导体基板sb的表面被蚀刻。因而，在参考图3和4描述的步骤中通过掺杂硼形成的半导体层bl被去除。因此，为了防止半导体层bl被去除，apm清洗的温度范围更优选地设置在40至70℃。
随后，作为预清洗，执行hpm(盐酸过氧化氢混合物)清洗。换句话说，使用hpm(盐酸过氧化氢混合物)清洗半导体基板sb。hpm清洗在室温下执行。在本文中，通过执行hpm清洗，可以去除半导体基板sb的表面处的金属污染物。
顺便提及，可以在apm清洗步骤和hpm清洗之间执行spm清洗。即，可以使用spm(硫酸和过氧化氢混合物，换句话说，硫酸(h2so4)和过氧化氢(h2o2)的混合溶液)执行清洗。spm清洗在例如120℃或更低的温度下执行。在本文中，通过执行spm清洗，可以去除即使在执行灰化步骤时也没有被完全去除的残留的光致抗蚀剂膜pr1。
随后，通过900至1100℃的加热执行30秒的rta(快速热退火)。通过这种热处理，掺杂到半导体层bl中的硼被扩散。在本文中，通过例如900℃的加热执行热处理。热处理的温度被设置在900至1100℃。这是出于以下原因。当温度太低时，硼不能充分扩散。而当温度过高时，造成过度扩散。这不利地造成稍后要形成的光电二极管的光接收面积的减小。
通过等离子体掺杂和热扩散，半导体层bl从沟槽d1的侧表面和底表面的各自的表面起均匀地(保形地)形成到给定深度。换句话说，包含在半导体层bl中的硼在离半导体基板sb的表面20nm的范围内以1×1017cm-3或更高的浓度被掺杂。换句话说，其中内部的硼已经通过热处理而扩散的半导体层bl具有从半导体基板sb的表面起20nm或以上的厚度。其中内部的硼已经通过热处理扩散的半导体层bl的从半导体基板sb的表面起的形成深度比其中铁已经通过参考图2描述的干法蚀刻步骤掺杂到沟槽d1的侧表面和底表面中的区域的形成深度更深。因而，如稍后所述，半导体层bl中的硼能够防止铁扩散到其中形成有光电二极管的有源区域中。
具有如上所述的硼浓度的半导体层bl以在平面图中包围其中稍后形成光电二极管的区域(第一区域)的方式均匀地形成。顺便提及，除了光电二极管形成区域之外，夹在图中所示的两个沟槽d1之间的区域还包括其中形成稍后描述的传输晶体管的区域。
然后，如图7所示，使用等离子体cvd法或低压热cvd法，在半导体基板sb的整个主表面之上形成由氧化硅膜形成的绝缘膜if3。绝缘膜if3以相对较大的膜厚度形成，并且以完全填充相应的沟槽d1和d2的方式形成。顺便提及，在形成绝缘膜if3之前，沟槽d1和d2的各自的侧表面和底表面可以被氧化(在内壁处被氧化)，由此形成薄氧化物膜。
然后，如图8所示，使用cmp(化学机械抛光)法，对绝缘膜if3的顶表面进行抛光，由此暴露绝缘膜if2。然后，去除绝缘膜if2。
然后，如图9所示，通过使用氢氟酸(hf)执行湿法蚀刻，去除绝缘膜if1和绝缘膜if3的一部分。作为结果，半导体基板sb的主表面的一部分被暴露。但是，沟槽d1和d2的各自的内部仍然填充有绝缘膜if3(参见图8)，使得沟槽d1和d2的各自的侧表面和底表面不被暴露。通过蚀刻留在沟槽d1和d2的各自的内部的绝缘膜if3形成元件隔离区域ei。元件隔离区域ei具有sti结构。顺便提及，在本申请中，半导体基板sb的主表面从元件隔离区域ei暴露的区域可以被称为有源区域。
然后，如图10所示，使用光刻技术和离子注入法，将p型杂质(例如，b(硼))注入到半导体基板sb的主表面中，由此形成p型阱wl。阱wl是具有相对较低的杂质浓度的p-型半导体区域。在本文中，阱wl在分别在像素区域1a和逻辑电路区域1b中暴露的半导体基板sb的主表面的每个部分中形成。阱wl的形成深度比元件隔离区域ei的形成深度更深。
在本实施例中，将给出对在逻辑电路区域1b中形成n型mosfet的情况的描述。为此，在本文中，在逻辑电路区域1b中也形成p型阱wl。与此相反，虽然未示出，但是在作为逻辑电路区域1b并且形成p型mosfet的区域中，通过与形成阱wl的离子注入步骤不同的离子注入步骤，用n型杂质(例如，p(磷)或as(砷))对半导体基板sb进行掺杂，由此形成n型阱。
然后，如图11所示，栅极电极g1经由栅极绝缘膜gf形成在像素区域1a中的半导体基板sb上方。栅极电极g2经由栅极绝缘膜gf形成在逻辑电路区域1b中的半导体基板sb上方。即，在半导体基板sb上，例如，通过热氧化法形成氧化硅膜，并且在氧化硅膜上形成由例如多晶硅形成的导体膜。然后，使用光刻技术和蚀刻方法对导体膜和氧化硅膜进行处理。这使得形成由氧化硅膜形成的栅极绝缘膜gf和由导体膜形成的栅极电极g1和g2。
在像素区域1a中，由栅极绝缘膜gf和栅极电极g1形成的层叠膜形成在相邻的元件隔离区域ei之间暴露的半导体基板sb的主表面上方并且与元件隔离区域ei分离。类似地，在逻辑电路区域1b中，由栅极绝缘膜gf和栅极电极g2形成的层叠膜形成在相邻的元件隔离区域ei之间暴露的半导体基板sb的主表面上方并且与元件隔离区域ei分离。但是，在未示出的区域中，栅极电极g1和g2的各自的部分形成在元件隔离区域ei正上方。
然后，如图12所示，使用光刻技术和离子注入法，在像素区域1a中的半导体基板sb的顶表面处，形成包括n-型半导体区域n1和p+型半导体区域p1的光电二极管pd。n-型半导体区域n1的形成深度比p+型半导体区域p1和元件隔离区域ei的形成深度深，并且比阱wl的形成深度浅。p+型半导体区域p1的形成深度比元件隔离区域ei的形成深度浅。光电二极管pd是用于根据入射光的光量生成信号电荷的光电转换元件。
在本文中，通过离子注入法将n型杂质(例如，p(磷)或砷(as))注入到像素区域1a中的半导体基板sb的主表面中，由此在形成光接收部件的区域中形成n-型半导体区域n1。随后，通过离子注入法将p型杂质(例如，b(硼))注入到像素区域1a中的半导体基板sb的主表面中。作为结果，在形成光接收部件的区域中形成p+型半导体区域p1。换句话说，n-型半导体区域n1和p+型半导体区域p1通过使用不同的光致抗蚀剂膜作为掩模的不同的离子注入步骤形成。
作为结果，在栅极电极g1与元件隔离区域ei之间的半导体基板sb的主表面处，形成有由n-型半导体区域n1与p+型半导体区域p1之间的pn结部分形成的光电二极管pd。栅极电极g1以在平面图中被夹在元件隔离区域ei之间的方式被布置。光电二极管pd形成在位于栅极电极g1侧面的一个元件隔离区域ei与栅极电极g1之间的有源区域中。光电二极管pd不形成在位于栅极电极g1侧面的另一个元件隔离区域ei与栅极电极g1之间的有源区域中。
在本文中，使用利用光刻技术形成的光致抗蚀剂膜(未示出)以及栅极电极g1作为掩模来执行通过离子注入法的注入。为此，杂质离子不被注入到逻辑电路区域1b中。换句话说，在逻辑电路区域1b中不形成n-型半导体区域n1和p+型半导体区域p1。另外，n-型半导体区域n1与栅极电极g1相邻地形成。但是，p+型半导体区域p1在n-型半导体区域n1正上方的位置处形成并且与栅极电极g1分离。即，n-型半导体区域n1在栅极电极g1与p+型半导体区域p1之间的半导体基板sb的主表面处暴露。
然后，如图13所示，用光致抗蚀剂膜pr2覆盖像素区域1a。然后，利用光致抗蚀剂膜pr2和栅极电极g2作为掩模，在逻辑电路区域1b中的半导体基板sb的主表面处形成一对延伸区域ex。在本文中，使用例如离子注入法以相对较低的浓度将n型杂质(例如，p(磷)或砷(as))注入到在逻辑电路区域1b中暴露的半导体基板sb的主表面1b中。作为结果，一对n-型半导体区域的延伸区域ex形成为使得在平面图中栅极电极g2介于其间。
然后，如图14所示，去除光致抗蚀剂膜pr2。然后，依次形成覆盖光电二极管pd的顶表面的帽绝缘膜ci、覆盖帽绝缘膜ci的绝缘膜if4、栅极电极g1和g2、元件隔离区域ei以及半导体基板sb的主表面。
帽绝缘膜ci以如下方式形成：例如，使用cvd方法，形成覆盖半导体基板sb的整个主表面的氧化硅膜；然后，使用光刻技术和蚀刻方法，处理氧化硅膜。帽绝缘膜ci是覆盖光电二极管p的顶表面的膜，并且不覆盖其它有源区域。在本文中，描述了使用cvd法形成帽绝缘膜ci。但是，以下也是可接受的：将像素区域1a中形成栅极绝缘膜gf的绝缘膜留在光电二极管pd的形成区域上方；以及将光电二极管pd正上方的绝缘膜用作帽绝缘膜。
绝缘膜if4由例如氮化硅膜形成，并且可以在形成帽绝缘膜ci之后使用例如cvd法形成。
然后，如图15所示，使用光刻技术和干法蚀刻法处理绝缘膜if4。在本文中，使用覆盖光电二极管pd、与光电二极管pd相邻的元件隔离区域ei的一部分和栅极电极g1的一部分的光致抗蚀剂膜(未示出)以及栅极电极g1和g2作为掩模来执行蚀刻。因此，由绝缘膜if4形成的抗反射膜ar1留在以在平面图中使光电二极管pd介于其间的方式布置的栅极电极g1和元件隔离区域ei的各自的顶表面之间的光电二极管pd正上方。
另外，由绝缘膜if4形成的侧壁sw以自对准的方式形成，以便与栅极电极g1的侧表面中的同与抗反射膜ar1相接触的侧表面相对的侧表面相接触。另外，由绝缘膜if4形成的侧壁sw以自对准的方式形成，以便与栅极电极g2的相对侧上的每个侧表面相接触。
然后，如图16所示，使用栅极电极g1和g2、抗反射膜ar1和侧壁sw作为掩模，以相对较高的浓度将n型杂质(例如，p(磷)或砷(as))注入到半导体基板sb的主表面中，使得在像素区域1a中形成浮动扩散电容部件fd，并且在逻辑电路区域1b中形成扩散层df。浮动扩散电容部件fd是n+型半导体区域，并且形成在与栅极电极g1的一个侧表面相接触的侧壁sw与元件隔离区域ei之间的从抗反射膜ar1暴露的半导体基板sb的主表面处。而在半导体基板sb的主表面处，形成每个都是n+型半导体区域的一对扩散层df，使得栅极电极g2和在栅极电极g2的相对侧上的侧壁sw介于其间。
作为结果，在逻辑电路区域1b中形成mosfet的晶体管q1，mosfet的晶体管q1包括各自由扩散层df和延伸区域ex形成的一对源极/漏极区域以及栅极电极g2。而在像素区域1a中形成mosfet的传输晶体管tx，mosfet的传输晶体管tx具有分别由n-型半导体区域n1和浮动扩散电容部件fd形成的一对源极/漏极区域以及栅极电极g1。
逻辑电路区域1b中的源极/漏极区域对中的每一对都具有ldd(轻掺杂漏极)结构，ldd(轻掺杂漏极)结构包括具有相对较低的杂质浓度的延伸区域ex和具有相对较高的杂质浓度的扩散层df。浮动扩散电容部件fd和扩散层df具有比延伸区域ex的形成深度更深的形成深度。
在传输晶体管tx中，n-型半导体区域n1用作传输晶体管tx的源极区域，并且浮动扩散电容部件fd用作传输晶体管tx的漏极区域。顺便提及，虽然没有在本文进行描述，但是除了浮动扩散电容部件fd之外，传输晶体管tx的漏极区域还可以包括杂质浓度比浮动扩散电容部件fd的杂质浓度更低的延伸区域ex。
另外，通过上述步骤，在未示出的区域中形成稍后描述的外围晶体管的复位晶体管、放大晶体管和选择晶体管。通过到此为止的步骤，形成了包括光电二极管pd、传输晶体管tx和其它外围晶体管(未示出)的像素pe(参见图24)。虽然未示出，但是在半导体基板sb上方的像素阵列部分处以布置成矩阵的方式形成多个像素pe。换句话说，多个光电二极管pd及其外围晶体管在像素阵列部分处以布置成矩阵的方式形成。
然后，如图17所示，例如使用cvd法，在半导体基板sb的整个主表面上形成由氧化硅膜形成的绝缘膜if5。
然后，如图18所示，使用光刻技术和干法蚀刻法，处理绝缘膜if5。作为结果，去除逻辑电路区域1b中的绝缘膜if5，使得晶体管q1从绝缘膜if5暴露。而在像素区域1a中，浮动扩散电容部件fd的顶表面从绝缘膜if5暴露。在本文中，栅极电极g1的顶表面仍然覆盖有绝缘膜if5。而光电二极管pd的顶表面覆盖有帽绝缘膜ci、抗反射膜ar1和绝缘膜if5。将绝缘膜if5用作随后要执行的自对准硅化物(salicide)工艺中的掩模。
然后，如图19所示，执行自对准硅化物工艺。作为结果，在浮动扩散电容部件fd的顶表面、扩散层df的顶表面和栅极电极g2的顶表面中的每个上方形成硅化物层s1。在这个步骤，硅化物层s1不形成在覆盖有绝缘膜if5的栅极电极g1的顶表面处。在自对准硅化物工艺中，首先使用溅射法，在半导体基板sb的整个主表面上形成包含例如ni(镍)的金属膜。然后，加热半导体基板sb，使得允许金属膜和半导体彼此反应，由此形成硅化物层s1。然后，去除金属膜的未反应部分。
然后，如图20所示，在半导体基板sb上方形成层间绝缘膜cl。层间绝缘膜cl按照如下方式形成：例如使用cvd方法，在半导体基板sb的整个主表面上形成氧化硅膜；以及使用cmp法等对氧化硅膜的顶表面进行抛光。层间绝缘膜cl的膜厚度大于栅极电极g1和g2的每个顶表面的高度。在本文中，可以在去除绝缘膜if5之后形成层间绝缘膜cl。但是，可以通过留下绝缘膜if5并形成层间绝缘膜cl而将绝缘膜if5和层间绝缘膜cl彼此集成。
然后，如图21所示，使用光刻技术和干法蚀刻法，形成贯穿层间绝缘膜cl的多个接触孔。然后，形成填充它们的各自的接触孔的多个接触插塞cp。在本文中，多个接触孔被形成为使得栅极电极g1和g2、浮动扩散电容部件fd以及扩散层df分别从层间绝缘膜cl暴露。在每个接触孔的底表面处，硅化物层s1或栅极电极g1的顶表面被暴露。在包括光电二极管pd的光接收部分的正上方没有形成接触孔。在附图中，示出了与浮动扩散电容部件fd和扩散层df电耦合的接触插塞cp，并且没有示出栅极电极g1和g2上方的相应的接触插塞cp。
对于接触插塞cp，在包括多个接触孔的内部的层间绝缘膜cl上方形成主要包含w(钨)的金属膜。然后，通过使用例如cmp法的抛光去除层间绝缘膜cl上的金属膜，由此暴露层间绝缘膜cl的顶表面。这使得形成由分别嵌入多个接触孔中的金属膜形成的多个接触插塞cp。接触插塞cp由例如包括覆盖接触孔中的侧表面和底表面的氮化钛膜和经由氮化钛膜嵌入接触孔中的钨膜的层叠膜形成。
然后，如图22所示，堆叠第一布线层、第二布线层和第三布线层。第一布线层包括层间绝缘膜il1和导线m1，第二布线层包括层间绝缘膜il2和导线m2，以及第三布线层包括层间绝缘膜il3和导线m3。下层导线的导线m1通过所谓的单大马士革法形成，上层导线的导线m2、m3通过所谓的双大马士革法形成。当使用大马士革法时，导线m1至m3由例如cu(铜)膜形成。当在未使用大马士革法的情况下形成导线之后，导线的侧部填充有层间绝缘膜时，导线m1至m3由例如al(铝)膜形成。
在本文中，将给出对使用大马士革法的情况的描述。在获得图21所示的结构之后，如图22所示，例如使用cvd法在层间绝缘膜cl上方形成由例如氧化硅膜形成的层间绝缘膜il1。然后，使用光刻技术和干法蚀刻法来处理层间绝缘膜il1。这导致形成导线沟槽，该导线沟槽是贯穿层间绝缘膜il1的开口并且暴露层间绝缘膜cl的顶表面和接触插塞cp的顶表面。随后，在包括导线沟槽的内部的层间绝缘膜il1上方形成金属膜。层间绝缘膜il1上的金属膜的多余部分通过cmp法等被去除，由此形成由嵌入在导线沟槽中的金属膜形成的导线m1。
导线m1具有例如依次堆叠的氮化钽膜和铜膜的层叠结构。导线沟槽中的侧表面和底表面覆盖有氮化钽膜。导线m1在其底表面处与接触插塞cp的顶表面耦合。
随后，在层间绝缘膜il1上方以及导线m1上方，形成通路(via)(未示出)、导线m2和层间绝缘膜il2。本文使用的双大马士革法是以下方法：例如，形成层间绝缘膜il2，并且形成贯穿层间绝缘膜il2的通路孔；然后，在通路孔正上方的层间绝缘膜il2的顶表面中形成比通路孔浅的导线沟槽；随后，在通路孔和导线沟槽中嵌入金属，由此同时在通路孔中形成通路并且在上覆的导线沟槽中形成导线m2。但是，以下也是可以接受的：在形成导线沟槽之后，设置贯穿导线沟槽的底表面到层间绝缘膜il2的底表面的通路孔；然后形成通路和导线m2。导线m1通过该通路与导线m2电耦合。
然后，以与第二布线层相同的方式，形成包括层间绝缘膜il2上的层间绝缘膜il3的第三布线层、通路(未示出)和导线m3。导线m3经由通路和导线m2与导线m1电耦合。随后，形成覆盖第三布线层的顶表面的绝缘膜if6。绝缘膜if6通过例如cvd法形成，并且由例如氧化硅膜形成。
导线m1至m3在像素区域1a和逻辑电路区域1b中形成。但是，在像素区域1a中，导线m1至m3没有布置在光电二极管pd正上方。这是为了防止导线m1至m3阻挡从光电二极管pd上方入射的光。
然后，如图23所示，在像素区域1a中的绝缘膜if6上方形成微透镜ml。顺便提及，可以在层间绝缘膜il3和微透镜ml之间形成滤色器。微透镜ml在光电二极管pd正上方形成。微透镜ml按如下方式形成：将在绝缘膜if6上形成的膜处理成在平面图中为圆形图案；然后，例如，加热膜，由此使膜的表面变圆；作为结果，将膜处理成透镜形状。
在后续步骤中，通过划切来切割半导体基板sb(换句话说，半导体晶片的划线)。作为结果，半导体晶片被单体化成多个传感器芯片，由此形成多个各自由传感器芯片形成的图像感测元件。这使得完成了包括图像感测元件的本实施例的半导体装置。
顺便提及，在本文中已经给出了对使用等离子体掺杂法将硼掺杂到如图4所示的沟槽d1(参见图4)的表面中的描述。但是，作为用于形成半导体层bl的方法，可以不使用等离子体掺杂法，而使用离子注入法。但是，与通过离子注入法将硼注入到沟槽d1中的方法相比，使用等离子体掺杂法能够提供能够防止沟槽d1的表面损坏的效果以及有助于将硼均匀注入到沟槽d1的侧表面和底表面的效果。
关于半导体装置的图像感测元件的结构和操作
以下，将参考图24和25描述本实施例的半导体装置的图像感测元件的结构和操作。图24是示出本实施例的半导体装置的布局的平面图。图25是示出本实施例的半导体装置的等效电路图。本实施例的半导体装置的图像感测元件是包括一个半导体芯片的cmos图像传感器。在图像感测元件的像素阵列部分中，形成有多个像素。即，在像素阵列部分中，多个像素排列并布置成矩阵。在图24中，用虚线指示被每个栅极电极覆盖的部位处的有源区域的轮廓以及硼注入区域的半导体层bl的轮廓。
如图24所示，一个像素pe具有光电二极管pd和多个外围晶体管。光电二极管pd的外围被元件隔离区域ei围绕。光电二极管pd在平面图中具有矩形形状。但是，形成光电二极管pd的有源区域在平面图中具有相对于矩形形状的一侧在其一部分处突出的部分，并且传输晶体管tx形成在突出部分附近。
传输晶体管tx具有在突出部分处形成的浮动扩散电容部件fd和在矩形形状部分处形成并且形成光电二极管pd的n-型半导体区域作为源极/漏极区域，以及具有在平面图中在源极/漏极区域之间形成的栅极电极g1。掺杂有硼的半导体层bl在形成源极/漏极区域和光电二极管pd的有源区域的外围以均匀的杂质浓度环状地形成。换句话说，半导体层bl在平面图中在与元件隔离区域ei相邻的半导体基板的表面(即，包括光电二极管pd的有源区域的端部)处形成，并且以包绕(goaround)有源区域的外围的方式连续地形成。
另外，在一个像素pe中，在与光电二极管pd相邻的区域中，形成外围晶体管的接地区域gnd1、复位晶体管rst、放大晶体管ami和选择晶体管sel。在本文中，光电二极管pd和传输晶体管tx、复位晶体管rst、放大晶体管ami和选择晶体管sel、以及接地区域gnd1在分别地由元件隔离区域ei分开的单独的有源区域中形成。放大晶体管ami和选择晶体管sel在相同的有源区域中形成，并且在有源区域中具有共同的源极/漏极区域之一。外围晶体管在像素区域中形成。但是，包含硼的半导体层bl并非在包括形成在其中的每个外围晶体管的有源区域中形成。
然后，图25示出了一个像素的电路。多个像素中的每个都具有图25中所示的电路。如图25所示，像素具有用于执行光电转换的光电二极管pd，以及用于传输在光电二极管处生成的电荷的传输晶体管tx。另外，像素具有用于累积从传输晶体管tx传输的电荷的浮动扩散电容部件fd，以及用于放大浮动扩散电容部件fd的电位的放大晶体管ami。像素还包括用于选择由放大晶体管ami放大的电位是否被输出到与读取电路(未示出)耦合的输出线ol的选择晶体管sel，以及用于将光电二极管pd的阴极和浮动扩散电容部件fd的电位初始化到规定电位的复位晶体管rst。
传输晶体管tx、复位晶体管rst、放大晶体管ami和选择晶体管sel中的每个都是例如n型mosfet。
光电二极管pd的阳极被施加以负侧电源电位的接地电位gnd，并且光电二极管pd的阴极与传输晶体管tx的源极耦合。浮动扩散电容部件fd与传输晶体管tx的漏极、复位晶体管rst的源极以及放大晶体管ami的栅极耦合。复位晶体管rst的漏极和放大晶体管ami的漏极被施加以正侧电源电位vcc。放大晶体管ami的源极与选择晶体管sel的漏极耦合。选择晶体管sel的源极与输出线ol耦合。
然后，将描述像素的操作。首先，向传输晶体管tx和复位晶体管rst的栅极电极施加规定的电位。由此，使得传输晶体管tx和复位晶体管rst都处于导通(on)状态。然后，留在光电二极管pd处的电荷以及累积在浮动扩散电容部件fd中的电荷流向正侧电源电位vcc。作为结果，光电二极管pd和浮动扩散电容部件fd处的电荷被初始化。随后，使得复位晶体管rst处于关断(off)状态。
然后，将入射光施加到光电二极管pd的pn结，使得在光电二极管pd处引起光电转换。作为结果，在光电二极管pd处生成电荷。电荷全部由传输晶体管tx传输到浮动扩散电容部件fd。浮动扩散电容部fd累积所传输的电荷。这导致浮动扩散电容部件fd的电位的变化。
然后，当使得选择晶体管sel处于on状态时，变化后的浮动扩散电容部件fd的电位被放大晶体管ami放大，然后被输出到输出线ol。然后，读取电路读取输出线ol的电位。以这种方式，能够从在像素阵列部分形成的多个像素中的每个像素读取电荷信息，由此获得由图像感测元件成像的图像。
关于本实施例的效果
以下，将参考图35所示的比较例来描述本实施例的半导体装置的效果。图35是用于例示比较例中的半导体装置的制造步骤的截面图。顺便提及，图35与图16一样示出了像素区域1a和逻辑电路区域1b。
对于图像感测元件，为了实现在要被安装在半导体芯片中的逻辑电路区域中的cmos的较高速度，通过sti法形成用于限定mosfet和光电二极管的元件隔离区域。与由locos(硅的局部氧化)形成的元件隔离区域相比，由sti法形成的元件隔离区域在半导体基板和元件隔离区域之间的边界处更大地受到损伤。这不利地促进在边界处的电子的生成。
即，当通过在形成在半导体基板中的沟槽中嵌入绝缘膜来实现形成时，在通过干法蚀刻法形成沟槽时，沟槽的侧表面和底表面被干法蚀刻损坏。在其中在如此形成的沟槽中嵌入绝缘膜的sti结构的元件隔离区域与半导体基板之间的界面处，由于损坏而生成电子。电子到光电二极管中的扩散在像素中造成黑暗期间的白色瑕疵缺陷(黑暗期间的白点缺陷)，导致像素特性的退化。
换句话说，电子在光电二极管中的扩散造成比通过光电转换生成的电子更多的电子被收集在光电二极管中。为此，在像素中读取的电荷增加。在这种情况下，在从图像感测元件读取的图像信息中，在已经经历了电子扩散的像素中，图像变白。换句话说，在未被施加光的像素中也生成电子，因此不能获取正确的像素信息。正确的图像信息因此变得不能被读取的现象在本文中被称为黑暗期间的白色瑕疵缺陷(黑暗中的白点缺陷)。
另外，在用于形成用于嵌入元件隔离区域的沟槽的干法蚀刻步骤中，在沟槽的侧表面和底表面中混有fe(铁)。铁扩散到光电二极管中也造成黑暗期间的白色瑕疵缺陷。
相反，将b(硼)掺杂到在元件隔离区域和半导体基板之间的边界附近的半导体基板中。这能够防止问题的发生。当硼被掺杂到边界附近的半导体基板中时，在边界部分中生成的电子不能超出掺杂硼的半导体层的势垒。这能够防止光电二极管中的电子的扩散。另外，掺杂硼的半导体层中的空穴抵消电子，这能够防止电子在光电二极管中的扩散。更进一步，硼通过吸杂(gettering)俘获半导体基板中的铁，这能够防止铁在光电二极管中的扩散。因而，硼的掺杂能够防止电子和铁的扩散。这能够防止像素特性的退化。
因此，在本实施例中，通过参考图3和4描述的步骤，将硼掺杂到沟槽d1的表面中。作为结果，形成含硼的半导体层bl。但是，当在形成半导体层bl之后通过灰化法去除用作用于防止将硼掺杂到逻辑电路区域1b中的半导体基板sb的表面中的掩模的光致抗蚀剂膜pr1时，如参考图5所描述的，半导体层bl中的氧与硼发生反应。作为结果，以覆盖沟槽d1的表面的方式形成由氧化硼形成的氧化物膜。
其中光电二极管pd、传输晶体管tx和晶体管q1在不去除氧化物膜的情况下形成的结构被示出为图35中的比较例。即，如图35所示，沟槽d1的侧表面和底表面覆盖有在通过灰化法去除光致抗蚀剂膜pr1时形成的氧化硼膜ox3。元件隔离区域ei经由氧化硼膜ox3在沟槽d1中形成。氧化硼膜ox3是由如上所述在执行将硼掺杂到沟槽d1的表面中的步骤时在沟槽d1的表面处沉积的硼与为去除光致抗蚀剂膜pr1(参见图4)而执行的灰化步骤中的氧之间的反应得到的形成的膜。
为了通过等离子体掺杂法等将掺杂的硼扩散到沟槽d1的表面中，在形成包括bxoy的氧化硼膜ox3之后，并且在形成元件隔离区域ei之前，在大约900℃执行热处理(驱入(drive-in)退火)。作为结果，形成氧化硼膜ox3的氧扩散到半导体基板sb中。作为结果，溶解在半导体基板sb中的溶解的氧(o)变成形成半导体基板sb的硅晶体中的晶体缺陷或生长缺陷。生长缺陷表示在半导体基板sb中的氧化硅膜的形成。对于安装在其中溶解的氧被这样溶解或者相应缺陷被形成的半导体基板sb处的图像感测元件，像素特性(图像感测特性)不期望地退化。
顺便提及，可以考虑在去除光致抗蚀剂膜pr1的过程中，在70℃或更低的温度条件下执行spm清洗，或在室温下执行hpm清洗。但是，即使在这样的条件下执行spm清洗或hpm清洗，也不能充分去除氧化硼膜ox3。
相反，在本实施例中，如图4所示，将硼掺杂到沟槽d1的表面中，由此形成半导体层bl。随后，通过灰化法去除光致抗蚀剂膜pr1。如图6所示，通过执行apm清洗，去除在这个步骤中形成的氧化硼膜ox1(参见图5)。因此，即使当为了在半导体层bl中扩散硼而随后在大约900℃执行热处理时，也能够防止氧从沟槽d1的表面溶解到半导体基板sb中，并可以防止形成晶体缺陷和生长缺陷。因而，可以提高半导体装置的可靠性。
另外，apm清洗是比spm清洗更可能洗掉硅的清洗方法。当在例如高于75℃的高温下执行apm清洗时，沟槽d1的表面被冲走，使得可以去除在沟槽d1的表面处形成的半导体层bl。在这种情况下，不期望的是，变得不可能获得通过将硼掺杂到沟槽d1的表面中来防止电子或铁扩散到光电二极管中的效果。
因此，在本实施例中，apm清洗的温度被抑制。具体而言，将apm清洗期间半导体基板sb的温度设置为40至75℃，或以下。另外，从防止沟槽d1的表面被冲走的观点出发，apm清洗期间半导体基板sb的温度更优选地为40至70℃，或以下。
从到目前为止的描述可知，在本实施例中，如图23所示，将硼掺杂到与元件隔离区域ei相邻的半导体基板sb的表面中能够防止由于光电二极管pd的光接收面积的收缩而引起的像素特性的退化，并且能够防止由于电子和铁的扩散而形成黑暗期间的白色瑕疵缺陷。另外，在本实施例中，可以防止由于通过灰化法去除光致抗蚀剂膜pr1(参见图4)而导致的氧从氧化硼膜ox1(参见图5)溶解到半导体基板sb中。这能够防止形成晶体缺陷和生长缺陷。因而，可以提高半导体装置的可靠性。
另外，在本实施例中，使用等离子体掺杂将硼掺杂到半导体基板sb中。为此，可以将硼均匀地(保形地)掺杂到从绝缘膜if1和if2(参见图4)暴露的半导体基板sb的表面中。因此，可以以特别低的硼注入量防止硼向沟槽d1的侧表面和底表面中的不均匀掺杂，以及防止电子和铁从该部位扩散到光电二极管中。
另外，在本实施例中，如图24所示，掺杂硼的半导体层bl在包括形成在其中的光电二极管pd的有源区域的外围以均匀的浓度环状地形成。为此，可以防止电子和铁从有源区域的外围的某个部位扩散到光电二极管pd中。因而，可以防止在像素中形成黑暗期间的白色瑕疵缺陷。为此，可以提高包括图像感测元件的半导体装置的可靠性。
修改例
本修改例的结构也适用于用光从半导体基板的背表面侧照射光电二极管的背表面照射型图像感测元件。
以下，将通过参考图26和27给出对在背表面照射型图像感测元件中通过等离子体掺杂将硼掺杂到与元件隔离区域相邻的半导体基板中的情况。但是，直到形成多个布线层的步骤为止的步骤以与上述步骤相同的方式执行。为此，将不描述直到形成布线层为止的具体制造方法。图26和27各自是用于例示本修改例的半导体装置的制造步骤的截面图。在图26和27中，示出了像素区域1a的截面，而未示出逻辑电路区域1b(参见图22)。但是，本修改例的半导体装置包括逻辑电路区域1b。通过执行参考图1至22所描述的步骤，例如，在逻辑电路区域1b中形成晶体管。
首先，通过执行参考图1至22所描述的步骤，在半导体基板上方形成层间绝缘膜、光电二极管、传输晶体管、放大晶体管、选择晶体管、复位晶体管、逻辑电路区域中的晶体管以及多个布线层。在本文中，通过如参考图3和4所描述的等离子体掺杂步骤，用硼掺杂与层间绝缘膜相邻的半导体基板的表面。但是，在本文中，不形成绝缘膜if6(参见图23)。
然后，如图26所示，将半导体基板sb上下颠倒。但是，下面将以与图1、2和4至22相同的方式描述垂直方向、半导体基板sb的主表面和背表面等。因而，图26和27中的半导体基板sb的下侧将被描述为半导体基板sb的主表面(顶表面)侧，并且半导体基板sb的上侧将被描述为半导体基板sb的背表面(下表面)侧。换句话说，例如，在图26和27中，层间绝缘膜il1的下表面与层间绝缘膜cl的上表面接触，并且层间绝缘膜il1的顶表面与层间绝缘膜il2的下表面接触。
随后，将层间绝缘膜il3的顶表面和导线m3的顶表面经由用于粘合的绝缘膜if7接合到支撑基板cw的下表面。支撑基板cw是与半导体基板sb分离地设置的硅基板。绝缘膜if7包括在接合步骤之前以覆盖支撑基板cw的背表面的方式形成的氧化硅膜。
随后，对半导体基板sb的背表面进行抛光，由此减小半导体基板sb的膜厚度。在本文中，执行抛光，直到半导体基板sb的主表面到背表面的膜厚度变成大约2至5μm。
然后，如图27所示，以覆盖半导体基板sb的背表面的方式形成抗反射膜ar2。抗反射膜ar2包括例如氮化硅膜，并且通过例如cvd法形成。随后，在光电二极管pd正下方形成覆盖抗反射膜ar2的下表面的微透镜ml。换句话说，微透镜ml经由抗反射膜ar2在半导体基板sb的背表面形成。
在后续步骤中，通过划切来切割半导体基板sb(换句话说，半导体晶片的划线)。作为结果，半导体晶片被单体化成多个传感器芯片，由此形成每个都由传感器芯片形成的多个背表面照射型图像感测元件。这使得完成包括图像感测元件的本修改例的半导体装置。本修改例的半导体装置能够提供与参考图1至23描述的用于制造半导体装置的方法的效果相同的效果。
第二实施例
在第一实施例中，已经对以下给出了描述：通过apm清洗去除在将硼掺杂到元件隔离沟槽的表面中之后在灰化步骤中形成的氧化硼膜。但是，可以在不执行灰化步骤的情况下去除氧化硼膜，并且通过在高温下执行spm清洗来代替apm清洗。
在本实施例中，首先，执行与参考图1至4描述的步骤相同的步骤，由此在沟槽d1的表面处形成半导体层bl。
然后，如图28所示，将半导体基板sb运输到等离子体掺杂设备的外部。在这个步骤处，半导体基板sb暴露于空气(含氧气氛，或氧气氛)中。在本文中，空气中的o2(氧)和在等离子体掺杂步骤中沉积在像素区域1a中的沟槽d1的表面处的硼相互反应。作为结果，在沟槽d1的表面处形成氧化硼膜ox1。换句话说，本实施例的氧化硼膜ox1是自然氧化物膜。
然后，在160至230℃的温度条件下执行spm清洗，由此去除光致抗蚀剂膜pr1(参见图4)和氧化硼膜ox1。这提供了图6中所示的结构。顺便提及，为了去除异物，在spm清洗之后，可以在室温下执行apm清洗。
即，在本实施例中，不执行灰化以去除光致抗蚀剂膜pr1，而是通过高温spm清洗来去除光致抗蚀剂膜pr1。即使不执行灰化，当在参考图3和4描述的半导体层bl的形成步骤之后半导体基板sb暴露于空气时，如上所述，也形成作为自然氧化物膜的氧化硼膜ox1。
spm清洗是即使在例如大约70℃的温度条件下执行时也不能充分去除氧化硼膜ox1的清洗方法。但是，在本文中，spm清洗在160至230℃的高温条件下执行，因此可以去除氧化硼膜ox1。
随后，执行hpm清洗，由此去除半导体基板sb的表面处的金属污染物。随后，例如，在900℃执行热处理(驱入退火)30秒，由此将半导体层bl中的硼扩散到半导体基板sb中。后续步骤以与参考图7至23描述的步骤相同的方式执行，从而使得完成本实施例的半导体装置。
在本实施例中，执行高温spm清洗。作为结果，能够去除氧化硼膜ox1。这能够提供与第一实施例的效果相同的效果。
第三实施例
第一实施例也适用于形成比元件隔离区域更深的元件隔离结构的dti(深沟槽隔离)的情况。以下，将通过参考图29至34描述本实施例的半导体装置的制造步骤。图29至34是各自用于例示本实施例的半导体装置的制造步骤的截面图。
在本实施例中，首先，执行与参考图1至20描述的步骤相同的步骤。
然后，如图29所示，使用光刻技术和干法蚀刻法，在像素区域1a中形成从层间绝缘膜cl的顶表面延伸到半导体基板sb的中间深度的深沟槽dt。换句话说，在本文中，沟槽dt在元件隔离区域ei正下方的半导体基板sb的主表面中形成。沟槽dt贯穿层间绝缘膜cl、元件隔离区域ei和半导体层bl。在这个步骤中，沟槽dt也可以在逻辑电路区域1b中形成。
然后，如图30所示，以与通过参考图3和4描述的步骤相同的方式，用光致抗蚀剂膜pr3覆盖逻辑电路区域1b。然后，通过使用等离子体掺杂法，将b(硼)掺杂到在沟槽dt中暴露的半导体基板sb的表面中。作为结果，形成半导体层bla。在本文中，在逻辑电路区域1b中，为了防止硼被掺杂到其中形成有沟槽dt(未示出)的半导体基板sb的部位中，形成光致抗蚀剂膜pr3。半导体层bla是通过用硼掺杂半导体基板sb而获得的半导体区域。半导体层bla的厚度为例如1至2nm。
然后，如图31所示，执行灰化(灰化处理)，由此去除光致抗蚀剂膜pr3。在这个步骤中，用于灰化步骤的o2等离子体和沉积在沟槽dt的表面处的硼颗粒等彼此反应。这使得形成覆盖在沟槽dt中暴露的半导体基板sb的表面的氧化硼膜ox2。氧化硼膜ox2包括bxoy，并且具有例如1至2nm的厚度。
然后，如图32所示，执行与参考图6描述的步骤相同的步骤。换句话说，在例如40至75℃的温度条件下执行apm清洗，由此去除氧化硼膜ox2。作为结果，沟槽dt中半导体基板sb的表面被暴露。然后，在室温下执行hpm清洗，由此去除金属污染物。在apm清洗步骤和hpm清洗步骤之间，可以在120℃或更低执行spm清洗，由此去除光致抗蚀剂膜pr3的残留物(参见图30)。随后，例如，执行900℃的热处理达例如30秒，由此将半导体层bla中的硼扩散到半导体基板sb中。
然后，如图33所示，通过cvd法等在层间绝缘膜cl上沉积具有高粘度和低嵌入特性的绝缘膜(例如，氧化硅膜)。这使得形成阻塞沟槽dt顶部并覆盖层间绝缘膜cl的顶表面的层间绝缘膜cla。换句话说，覆盖沟槽dt的层间绝缘膜cla在半导体基板sb的主表面上方形成。作为结果，沟槽dt的顶部被层间绝缘膜cla阻塞，使得在沟槽dt中形成空隙(void)。空隙是具有高绝缘特性的区域。为此，空隙的形成能够电隔离相邻的元件。顺便提及，层间绝缘膜cla的一部分可以在沟槽dt中形成。可替代地，以下也是可以接受的：沟槽dt的整个内部填充有层间绝缘膜cla，并且不形成空隙。
然后，如图34所示，执行与参考图21至23描述的步骤相同的步骤。作为结果，完成本实施例的半导体装置。顺便提及，当执行参考图21描述的步骤时，形成贯穿包括层间绝缘膜cl和cla的层叠膜的接触插塞cp。
在本实施例中，为了增强元件隔离的效果，形成由比元件隔离区域ei更深的沟槽dt形成的dti。在本文中，dti包括沟槽dt和沟槽dt中的空隙。在本文中，在作为沟槽dt的表面并且在元件隔离区域ei下方的沟槽dt中暴露的半导体基板sb的表面中，形成掺杂有硼的半导体层bla。这能够防止由于氧或铁从表面扩散到光电二极管pd中而引起的像素特性的退化。
另外，在参考图31描述的步骤中，通过灰化去除光致抗蚀剂膜pr3(参见图30)导致形成覆盖沟槽dt的底部的表面的氧化硼膜ox2。相反，在本实施例中，通过参考图32描述的步骤，执行apm清洗，由此去除氧化硼膜ox2。因而，即使在去除光致抗蚀剂膜pr3之后，当为了将半导体层bla中的硼扩散到半导体基板sb中而在例如900℃执行热处理时，氧也不会从氧化硼膜ox2溶解到半导体基板sb中。因此，可以防止由于氧的溶解而引起的像素特性的退化。因而，可以提高半导体装置的可靠性。
到此为止，通过实施例具体描述了本发明人完成的发明。但是，自然应当理解的是，本发明不限于实施例，并且可以在不背离其主旨的范围内进行各种改变。
例如，在其中形成了dti的第三实施例中，以下也是可以接受的：与第二实施例中一样，通过spm清洗去除光致抗蚀剂膜而不执行灰化；另外，通过spm清洗去除氧化硼膜ox2(参见图31)。可替代地，第二实施例或第三实施例的半导体装置可以是与第一实施例的修改例相同的背表面照射型图像感测元件。
另外，在第三实施例中，已经给出了对通过执行apm清洗去除氧化硼膜ox2(参见图31)的描述。但是，以下也是可以接受的：与第二实施例一样，在去除光致抗蚀剂膜pr3之前，将半导体基板sb暴露于空气，由此形成氧化硼膜ox2；然后，不是通过apm清洗而是通过在160℃或以上的spm清洗来去除氧化硼膜ox2和光致抗蚀剂膜pr3。