在集成电路制造过程中，在单个半导体晶片上形成了大量的集成电路(IC)晶粒。IC以网格图案排列，其中划片槽在它们之间运行。在半导体晶片上制作IC后，通过称为“分割”的工艺沿切片槽切割晶片，将各个IC分离，以供后续封装使用。
在IC制造过程中执行几个级别的测试。在测试电路上进行晶片级过程控制测试，以测试IC制造过程是否实际产生满足制造过程要求的电路。过程控制测试电路通常形成在划片槽内，供制造过程测试使用。例如，过程控制测试电路通常包括在划片槽内形成的测试晶体管器件。晶片级在切割晶片以分离个别IC以进行包装之前，在个别IC上进行IC测试。晶片级在测试包装和进一步测试之前，IC测试用于识别和丢弃有缺陷的IC。晶片级测试也被用于通过将形成在其上的IC的整个晶片加热到多个不同温度中的每一个并且通过校准每个IC以在每个不同温度下适当地操作来有效地校准用于在不同温度下操作的大量IC。个别的IC级功能测试通常在IC被分割和封装之后进行。
单个IC包括用于晶片级测试之前的单片IC封装和封装之后的附加测试和操作用途的电接触垫。IC测试装置通常包括探针触点，以接触各个IC上的IC接触垫，以向IC提供测试激励信号，并接收来自IC的测试结果信号。在晶片级测试过程中，接触垫片接收外部测试装置的一个或多个针状探针触点提供的测试刺激信号，并通过探针触点向测试装置提供测试结果信号。晶片上的集成电路一般都是一次一个或一小组地进行测试。在任一种情况下，探针接触通常与每个单独的IC或待测试的IC组的接触垫物理和电接触。可能需要在晶片上进行几次探针接触测试才能进行所有必要的测试。例如，可能需要在多个不同温度中的每一个下单独进行测试。IC或一组IC的每个测试都需要校准过程来对准各个探针触点，以便与各个IC触点垫片进行物理和电接触。因此，晶片级集成电路测试可能是一个耗时的过程。
技术实现要素：
提供半导体晶片，其中导体在划片槽内延伸。划片槽延伸到设置在晶片上的集成电路(IC)附近。信号可以通过划片槽内的导体提供给IC。
在一个方面，半导体晶片，包括第一和第二IC以及在它们之间延伸的划片槽。金属导体在划片槽内延伸，并且电耦合所述第一和第二IC中的至少一个。
在另一方面，半导体晶片，包括以二维网格排列的多个IC，包括多行IC和多列IC。多个第一划片槽均邻近相邻IC行中的多个IC延伸。多个第二划片槽均邻近IC的相邻列中的多个IC延伸。多个第一导体均在第一划片槽内与多个IC相邻地延伸。
在另一方面，提供集成电路的晶片级测试的方法，包括：在划片槽内的金属导体与集成电路之间传导电子信号。
附图说明
图1是示出包括以二维网格图案排列的大量集成电路的晶片的一部分的说明图，其中划片槽划分IC之间的边界。
图2是图1的半导体晶片的一部分的说明性放大横截面图，示出了在相邻IC之间延伸的划片槽。
图3A是表示涉及晶片级测试的片上电路的说明图，其被放置在位于图1的半导体晶片上的划片槽内的单个IC和信号导体中。
图3B是表示涉及晶片级测试的替代片上电路的一个示意图，部分放置在单独的IC内，部分在图1的半导体晶片的替代实施例中形成的划片槽内。
图4是表示在划片槽中发送和接收晶片级测试信号的IC测试过程的说明性流程图。
图5A是包含大量在二维网格图案中排列的示例性标线暴露区域的晶片的示意性顶视图。
图5B是图5A的晶片的示例性标线暴暴露区域的放大图。
图6是包括多个晶片级测试垫网格位置的晶片的说明性透视图，每个晶片级测试垫网格位置包括多个晶片级测试接触垫和具有接触某些晶片级测试接触垫的测试探针的测试装置。
图7是示出标线片暴露区域内的划片槽导体路径和晶片级测试垫网格位置的布局的替代实施例的说明图。
图8是表示识别掩模版暴露区域内的缺陷IC的过程的说明性流程图。
图9是示出图1的晶片100的一部分的细节的说明性框图。
具体实施方式
图1是示出包括布置在二维网格图案中的大量集成电路(IC)102的晶片100的一部分的说明图，其中划片槽104、106界定IC之间的边界。多个第一划片槽104平行于第一轴(例如，水平x轴)延伸，并且多个第二划片槽平行于垂直于第一轴的第二轴(例如垂直y轴)106延伸。第一划片槽104和第二划片槽106限定二维划片槽网格图案，其中每个IC102由两个第一划片槽104界定并且由两个第二划片槽106界定。在晶片级测试期间，由片外测试装置(未示出)产生的功率信号，控制信号和参考信号通过划片槽104和/或划片槽106传播，以到达晶片上的所有IC 100。
在一些实施方案中，划片槽104、106包括穿过在衬底上形成的层而设置的细长狭槽、沟槽或开口。在一些实施方案中，划片槽中填充有二氧化硅等材料，从而形成具有物理结构的划片槽。或者，在一些实施方案中，划片槽包括细长凸起区域或台面结构。划片槽104、106可以与每个IC 102的形成同时产生。
图2是图1的半导体晶片100的一部分的说明性示例的横截面图，示出了在划片槽部分104-1的相对侧上的相邻IC 102-1、102-2之间延伸的第一划片槽104-1的一部分的横截面图。划片槽部分104-1包括第一金属导体层(M1)和第二金属导体层(M2)以在划片槽104-1内延伸以再传导控制信号、功率信号和IC的参考信号。在一些实施方案中，一个或多个金属导体M1、M2直接延伸穿过划片槽，以在划片槽的相对侧将彼此相邻的IC连接在一起。在一些实施方案中，金属导体沿着划片槽的一部分长度延伸，以便耦合不相邻的IC。
半导体晶片100提供衬底区域222，其在IC制造期间沉积多层224以制造IC。在一些实施方案中，层224在导电型层和绝缘型层之间交替。IC包括诸如晶体管器件结构的电路结构212。特定层可以包括几个子层，例如，导电层可以包括几个导电子层，例如在钛-钨合金层上的铝层，并且绝缘型层可以包括几个子层，例如等离子体增强化学气相沉积(PECVD)层、旋涂玻璃(SOG)层或氧化层上的其它层。
图3A是表示包括三个IC 102的晶片部分100-1的说明图，每个IC 102包括涉及晶片级测试的片上电路302。在示例晶片部分100-1中，每个IC 102包括片上电路302，片上电路302使用在划片槽106内延伸的信号导线341-343上提供的信号来供电和控制。信号导线341-344耦合到IC 102内的片上电路302。更具体地说，信号导体线耦合到多个IC 102的片上电路302，它们共享导线341-344上的信号。在一些实施方案中，多条信号导线341-344横穿多个集成电路102，并横穿多个划片槽106，将共享信号传送到多个由划片槽106相互分离的集成电路。
示例性片上电路302包括耦合到测量电路306的功能电路304，用于测试用于存储测量结果的功能电路304和存储电路308的性能。在一些实施方案中，片上电路302充当测试电路，存储电路308存储表示校准值的测量结果，以基于所存储的测量来校准功能电路306的性能。例如，测量电路306通常测量电压或电流中的至少一个以确定性能特性，例如频率、阻抗、增益或线性度。如以下参照图3B所解释的，在一些实施方案中，一旦IC已经被校准，例如特定的测量电路304，被配置在晶片级测试中的片上电路302的一部分被设置在划片槽106内。
芯片处理和封装操作的变化会导致功能电路(如模拟电路和传感器)偏离其目标规格。为了优化放置这些组件的系统的性能，经常需要“修剪”电路以满足规范。微调操作补偿了由于这些组件的制造差异而导致的模拟电路的性能变化。或者，在一些实施方案中，而不是微调，测量值的记录被存储以供稍后用于补偿。
更具体地，在所示的示例中，功能电路304包括带隙基准(BGR)，测量电路306包括配置成实现一个或多个调整算法的调整逻辑电路，并且存储电路308包括调整值存储电路。BGR通常用作对温度、电源电压和工艺参数变化不敏感的电压参考。BGR通常通过修整过程进行校准，以在不同温度下正常工作。示例性BGR功能电路304的修整由使用修整逻辑测量电路304执行的算法来控制。修整逻辑测量306电路可以被配置为执行多种修整算法中的一个或多个修整算法，该修整算法可操作以确定校准值以用于调整在修剪BGR功能电路304中使用的参考修整位的值。在一些实施方案中，修剪涉及一次性编程，其中修剪存储包括通常被切割或未切割的熔丝，和/或通过编程诸如ROM的一次性可编程专用存储器。在其他实施例中，修整涉及多次编程，其中修整存储器308包括可以被重新编程多次的闪存。基于修整算法的结果来选择一组“调整位”，以指示要切断哪些熔丝和哪些熔丝未切割和/或在专用ROM或闪存中设置哪些存储位。
电压功率导线312，控制信号导线314和参考信号导线316从一个IC 102延伸穿过晶片部分100-1并延伸穿过划片槽106，以便到达所有的IC 102的晶片部分100-1。电压功率导体312被耦合以经由一个或多个第一测试垫341从诸如测试仪(下面描述)的片外源接收电压功率信号。控制信号导体314被耦合以经由一个或多个第二测试垫342接收来自片外源的控制信号。可以包括控制信号以提供时钟信号。此外，可以包括控制线以将测量结果信号提供给下面更全面描述的测试器电路。参考信号导体316被耦合以经由一个或多个第二测试垫343从片外源接收参考信号。在一些实施方案中，功率312、控制线314和参考线316在IC 102内延伸，并且穿过划片槽106从一个集成电路转到下一集成电路，以同时提供电压、参考和控制信号给多个集成电路102的测试电路302。在操作中，将电压功率信号(VDD)提供给功率信号导线312上的片上电路302，所述功率信号导线312跨IC 102延伸，从一个IC延伸到下一个IC，并延伸穿过划片槽106。晶片100作为接地电压电位。类似地，控制信号在控制信号导体线路314上提供，该控制信号导体线路314延伸穿过IC 102并跨越划片槽106，并且参考信号在参考信号线316上提供，延伸穿过IC 102并且跨越划片槽106。
在操作中，控制信号线314上的控制信号引发调整算法的执行，从而启动调整过程。线316上的参考信号提供了BGR在给定温度下应该操作的参考电压值。调整逻辑电路306被配置为在替代可能的调整配置下比较由BGR304产生的电压与提供的参考电压值，以确定哪个调整配置导致BGR304提供期望的电压电平。基于调整算法确定的校准值被存储在调整存储器308中。调整过程可以在多个不同温度中的每一个处执行。
在一些实施方案中，功能电路304包括传感器，诸如温度传感器、气体传感器或加速度计。对传感器施加外部刺激，并使用由传感器响应刺激产生的传感器值来校准传感器。在替代实施例中，不需要测量电路。基于刺激产生的校准被存储到测量电路308。
图3B是表示包括三个IC 102-2的晶片部分100-2的说明图，其中每个IC 102-2包括片上功能电路304、片上测量电路306和片上存储电路308，其涉及晶片级测试和/或校准。在示例晶片部分100-2中，片上功能电路系统304，测量电路系统306和存储电路系统308的每个IC 102-2使用在划片槽106-2内延伸的共享线路上提供的信号来供电和控制。片上电路的一部分，特别是测量电路306被设置在划片槽106-1内。功能电路304、片上测量电路306和片上存储电路308的操作在上面参照图3A进行了解释。
图4是表示在划片槽上发送和接收晶片级测试信号的片上IC测试过程400的说明性流程图。过程400参照图3A的晶片部分100-1进行解释。将会理解，图3B的晶片部分100-2也可以使用相同的过程。在框402中，功率信号在第一测试垫341上被接收，并且经由在划片槽106内延伸的功率线312来提供以向测试相关电路302供电。在框404中，在第二测试垫342上接收参考信号(Vref)，并经由在划片槽106内延伸的参考信号线316提供，以用于测试晶片部分100-1的IC 102的功能电路304。在方框406中，芯片地址选择控制信号经由第三测试垫343被接收，并经由在划片槽106内延伸的控制线314来提供，并且该晶片部分100-2的一个或多个IC 102的地址限制逻辑测量电路306。响应于在控制线314上接收到的匹配芯片选择地址信号(框408)，使逻辑电路306启动修整算法。在框410中，当前寻址的IC 102的存储电路308存储测试结果。在框412中，逻辑电路306经由控制信号线314和第三测试垫343将测试结果信号发送到测试装置(未示出)以指示BGR304是否已被成功修整。
用于制造图1-2的晶片100的半导体IC制造工艺涉及在晶片上形成多层224。更具体地说，IC 102的制造通常涉及光刻工艺。在形成典型的IC层224的过程中，晶片100涂覆有光刻胶材料。选择通常被称为光罩(未示出)的光掩模，其限定用于在层内形成几何形状的图像投影图案。掩模版包括对于给定的辐射波长不透明的不透明区域和在给定的辐射波长处透明的空白区域。光“辐射”源将光照射到光罩上，由不透明区域和空白区域限定的图像通过透镜系统投射到晶片表面上的光罩暴露区域上。由此，掩模版允许光刻胶涂层的某些部分选择性地暴露于辐射并且选择性地阻挡其他区域暴露于辐射。在掩模版图像投影和所得到的光致抗蚀剂曝光之后，将晶片切换到下一个掩模版暴露区域，并且使用该下一个掩模版的投影图像来确定在该层中形成的物理几何形状的形状。这个步进和暴露过程继续与选定的掩模版直到裸片内的所有掩模版区域已经暴露。一旦光罩图像已经被投影到晶片的所有区域上，则物理沉积工艺根据光刻胶的暴露图案将材料沉积到该层上。这个过程重复使用不同的光罩用于不同的IC制造层。因此，晶片的给定掩模版暴露区域可以通过对应于不同层的多个不同掩模曝光。
在一些实施方案中，晶片级测试是在分划板基础上进行的。测试装置提供各个测试信号至每个单独的光罩的晶片级测试接触垫，以启动并测试该光罩暴露区域的IC。因此，测试装置只需要提供足够的电压功率电平来为一起测试的单个光罩的IC供电。
图5A是包括布置在二维网格图案中的大量示例标线暴露区域502的晶片500的说明性顶视图。晶片500的横截面通常为圆形，具有对齐平面504，用于在制造IC芯片102的过程中对齐晶片500。图5B是图5A的晶片500的个别掩模版暴露区域502的一个实例的放大图，其包括布置在二维网格图案中的大量个别集成电路102，垂直和水平划片槽104、106划分IC 102之间的边界。每个掩膜版暴露区域502包括晶片500的表面的一部分并且包括多个IC 102。晶片500包括多个掩膜版暴露区域502。
参照图5B，示例性晶片掩膜版暴露区域包括IC 102的二维网格，其具有在相邻的IC 102行之间延伸的第一(垂直)划片槽104和在IC 102的相邻列之间延伸的第二(水平)划片槽106。在一个实施例中，在示例的掩模版暴露区域502内的多个晶片级测试垫网格位置512处提供晶片级测试接触焊盘，如下面讨论的图6中所示。信号导体(未示出)在划片槽104、106内延伸到布置在单独的IC 102内和/或布置在划片槽104、106内的测试和/或校准电路的部件。也就是说，晶片级测试接触垫，而不是IC 102，形成在这些由IC 102四周包围的多个测试垫网格位置512处。由于晶片级测试接触垫仅用于晶片级测试，它们不需要足够小以便被封装在封装的IC中，并且因此它们可以具有物理上更大尺寸的设置在单个IC上的电接触垫。测试设备探针接触点可以更容易和快速地与这种更大尺寸的晶片级测试接触焊点对齐，从而加速晶片级测试。
图6是包括多个晶片级测试垫网格位置512的晶片500的说明性透视图，每个晶片级测试垫网格位置512包括多个晶片级测试接触垫602。单独的IC 102在虚线内指示。示出了包括测试探针624的测试设备622。测试探针624被示为与晶片级测试垫网格位置512之一的晶片级测试接触垫602物理接触。在操作中，测试控制和/或激励信号和测试结果信号经由接触垫602和测试探针624传送到晶片500的IC 102并从IC 102传送。如上所述，测试控制和/或刺激和结果信号从IC 102传送到在IC 102之间的划片槽内延伸的下一个通孔导体。可以理解的是，如果合适的话，也可以使用有源IC中的焊盘进行测试，在这种情况下可能不需要专用的晶片级测试接触焊盘。
图7是示出晶片的替代掩模版暴露区域700的说明图。标线片暴露区域700包括设置在标记为Y0至Y6的七行IC网格位置中的五十六个IC 1021-10256，并且包括如图所示的标记为X0至X8的八列IC网格位置。角网格位置(X0，Y0)，(X0，Y6)，(X7，Y0)和(X7，Y6)分别包含第一、第二和第三晶片级测试接触焊盘702、704、706。第一晶片级测试接触垫702提供电压功率信号。第二晶片级测试接触垫704提供芯片使能信号。第三晶片级测试接触垫704提供I/O控制信号。其余网格位置包含相同的IC进行测试。参照图5A，应该理解的是，将晶片级测试接触焊盘定位在掩模版暴露区域的四个角附近确保了部分暴露于掩模版的晶片部分，例如区域524、526、528和530，包括晶片级测试接触焊盘，使得在这样的部分区域中的IC可以被测试。
第一晶片级测试接触垫702耦合到多个第一划片槽导体712中的每一个，所述多个第一划片槽导体712沿多个第一(水平)划片槽722中的每一个内的长度在第一(水平)方向上延伸，以将电压功率信号传送给IC 102以可选择地加电IC以进行测试。IC基板提供地电位。第二晶片级测试接触焊盘704耦合到多个第二划片槽导体714中的每一个，所述多个第二划片槽导体714沿着多个第二(垂直)划片槽724中的每一个内的长度在第二(垂直)方向上延伸到用于选择性地使IC进行测试的使能控制信号。(X0，Y6)和(X7，Y6)处的拐角网格位置内的第三晶片级测试接触焊盘706连接到一个或多个第三划片槽导体726-1，所述第三划片槽导体726-1沿着一行IC 102沿着标线片暴露区域700的一个边缘(例如顶部)在第一(水平)方向上延伸。(X0，Y0)和(X7，Y0)处的拐角网格位置内的第三晶片级测试接触焊盘706耦合到一个或多个第四划片槽导体726-2，所述一个或多个第四划片槽导体726-2沿着一列IC 102沿着标线片暴露区域700的一个边缘(例如左边)沿第二(垂直)方向延伸。
交叉划片槽导体732、734在划片槽的相对侧上提供相邻IC 102之间的划片槽的I/O信号路径。第一交叉划片槽导体732在不同的网格列中提供彼此相邻布置的IC 102之间的第一(水平)信号路径。第二交叉划片槽导体734提供在不同网格行中彼此相邻设置的IC 102之间的第二(垂直)信号路径。
第四划片槽导体726-2被耦合以将I/O信号传导到掩模版暴露区域700的IC 102的列。这些IC 102又通过它们的本地第一交叉划片槽导体732等将I/O信号传送到它们的相邻IC。第三划片槽导体726-1被耦合以将I/O信号传导到一行IC 102。这些IC 102继而通过它们的本地第二交叉划片槽导体734等将I/O信号传送到它们的相邻IC。将会认识到，通过划片槽传送I/O信号消除了对划线区域内地址线延伸的地址阵列的需要。
在晶片级测试期间，提供给接触焊盘702的功率信号有选择地给IC 供电，提供给焊盘704的启动信号有选择地启用IC，提供在焊盘706上的I/O信号可选地提供地址、控制和结果信号。I/O信号使用来自IC 102的交叉划片槽导体732和/或734跨越划片槽传播到下一个，以在整个标线片暴露区域700中传递地址、控制和结果信号。I/O信号包括确定IC之间路径的测试设备提供的信息。
某些IC缺陷可能会破坏其他集成电路在掩膜版暴露区域的晶片级测试。由于多个集成电路一起被测试，在光罩暴露区域内的有缺陷的集成电路有可能破坏在该区域内的多个集成电路的晶片级测试结果。例如，掩模版暴露区域700内的集成电路可能具有引起短路或开路的缺陷电路。如果在晶片级测试期间，有缺陷的IC通过测试装置耦合到公共电源以及在掩模版区域内的多个其他无缺陷IC，则有缺陷的短路或开路可能破坏无缺陷IC的结果。因此，具有可能破坏其他IC的测试的缺陷的IC被识别并且从掩膜版暴露区域的晶片级测试中排除。
在一些实施方案中，在第一划片槽722内延伸的第一划线导体712和在第二划片槽724内延伸的第二划线导体714可以构造成延伸穿过它们各自的划片槽和/或沿着它们各自的划片槽的纵向长度划片槽。例如，第一划片槽导体712可以构造成在第一划片槽内延伸，选择性地将第一划片槽722彼此相邻布置并且在第一划片槽722的相对侧上彼此相邻地布置。另外，例如，第一划片槽导体712可以被配置为在第一划片槽722内延伸以选择性地耦合不相邻的IC 30、36并且可选地耦合设置在第一划片槽722的相对侧上的不相邻的IC 30、37划片槽712越过第一刻痕712。另外，例如，第一划片槽导体712可以构造成在第一划片槽722内延伸，可选择地耦合与第一划片槽712的相同侧上布置的相邻IC 30、31。
类似地，例如，第二划线导体714可以被构造成在第二划片槽724内延伸以选择性地耦合彼此相邻布置的IC 30、31并在跨过第二划片槽724的第二划片槽724的相对侧上。另外，例如，第二划片槽导体714可以被配置成在第二划片槽724内延伸，以便选择性地将设置在第二划片槽724的相对侧上的不相邻的IC 30、23彼此隔着第二划线714，并且可选择地将设置在第二划片槽724的相对侧上的不相邻IC 30、15彼此隔着第二划刻线714。另外，例如，第二划片槽导体714可以被配置为在第二划片槽724内延伸以选择性地耦合相邻的IC 30、22，其位于第二划片槽714的同一侧。
图8是表示识别掩模版暴露区域内的缺陷IC的过程800的说明性流程图。在方框802中，测试设备选择尚未针对有缺陷的IC进行测试的一行IC。在方框804中，测试装置将电压功率信号提供给耦合到当前所选行的功率IC的第一划片槽导体。在方框806中，测试设备从当前选择的行中选择尚未测试缺陷的IC。在框808中，测试装置向第二划片槽导体提供启用信号，所述第二划片槽导体被耦合以为当前选择的行的当前选择的IC供电。在判定块810中，测试设备确定当前选择的IC是否呈现指示诸如开路或短路的缺陷的供电信号不规则性。如果判定块810确定当前选择的IC呈现指示缺陷的供给信号不规则性，则控制流程进行到块814，其中测试设备可操作地移除有缺陷的IC。在框814之后，控制流向框814之后的判定框812。如果框810确定不存在这样的供给信号不规则性，则控制直接流向判定框812。判定框812确定在当前选择的行中是否还有另外的IC尚未被测试。如果是，则控制流回到方框806。如果否，则控制流程进行到方框816，并且测试设备确定是否存在尚未被测试的附加行。如果是，则控制流回到块802。如果否，则过程结束。
可操作地去除有缺陷的IC可以包括发送控制信号以在晶片级期间使有缺陷的IC从划片槽电压导体断电。断开连接可以包括吹制一个或多个熔断器或者打开一个或多个开关以去除有缺陷的IC和划片槽电压导体之间的连接。或者，断开连接可以包括激光切割有缺陷的IC和划片槽电压导体之间的一个或多个连接。
图9是示出图1的晶片100的一部分的细节的说明性框图。显示了六个IC 102-1至102-6，其具有第一划片槽104-1和两个在网格图案之间延伸的第二划片槽106-1、106-2。示出了与第一划片槽104-1相邻的IC 102-1至102-6。示出了与第二划片槽106-1相邻的IC 102-1、102-4、102-2和102-5。示出了与第二划片槽106-2相邻的IC 102-2、102-5、102-3和102-6。IC 102-1和102-4被示出为彼此相邻并且被布置在第一划片槽104-1的相对侧上。IC 102-1和102-2被示出为彼此相邻并且布置在第二划片槽划片槽106-1的相对侧上。示出的IC 102-1和102-3彼此不相邻，并设置在第一划片槽划片槽104-1的同一侧。IC 102-1和102-6被示出为彼此不相邻并且布置在第一划片槽划片槽104-1的相对侧上。
包括可选开关电路841的独立导体部分831被设置为如图所示选择性地将单独的IC 102-1至102-6耦合至单独的电压功率导体312-1、314-1、314-2。单个开关控制线851被耦合以传送由给定IC提供的开关选择控制信号，以将不同的给定IC选择性地耦合到电压电力导体。因此，例如，可以使用来自给定IC的开关控制信号来可选地确定不同的IC是否耦合到电压功率导体。
假设，例如，判定框810确定第一IC 102-1具有需要将其从晶片级测试中移除的缺陷。在框814，测试装置在第一集成电路102-1未开机的同时，发送电压功率信号并启动信号开机并开启第二集成电路102-2。测试设备向第二IC 102-2提供控制信号，使其通过布置在第一和第二IC 102-1、102-2之间延伸的第二划片槽106-1内的开关控制线851发送开关选择控制信号，以选择性地将第一IC 102-1与电压电力导体314-1电断开，从而在晶片级测试期间从晶片100操作性地移除第一IC 102-1。在一些实施方案中，可选开关电路841包括熔丝电路。在一些实施方案中，可选开关电路841包括FET开关电路。
提出以上描述是为了使本领域技术人员能够创建和使用具有设置在划片槽内的导体的半导体晶片，以同时将测试信号传送到多个IC或从多个IC传送测试信号。对于本领域技术人员而言，对实施例的各种修改将是显而易见的，并且在不脱离本发明的精神和范围的情况下，本文中定义的一般原理可以应用于其它实施例和应用。在前面的描述中，出于解释的目的阐述了许多细节。然而，本领域的普通技术人员将认识到，可以在不使用这些具体细节的情况下实践本发明。在其他情况下，以框图形式示出公知的过程，以免不必要的细节混淆本发明的描述。相同的附图标记可以用于表示不同附图中相同或相似项目的不同视图。因此，根据本发明的前述说明和实施例的附图仅仅是对本发明原理的说明。因此，可以理解的是，本领域技术人员可以对实施例进行各种修改而不背离在所附权利要求中限定的本发明的精神和范围。