包括环绕触点的半导体器件及其形成方法与流程

本发明涉及一种包括环绕触点的半导体器件，更具体地，涉及一种可以提供改善的接触电阻的环绕触点。

背景技术：

鳍式场效应晶体管(finfet)已成为半导体集成电路(ic)的共同特征。在finfet中，沟道由半导体垂直鳍形成，栅极电极位于并缠绕该鳍。

在finfet中，与其它形式的晶体管一样，在晶体管的源极、漏极和栅极上形成的触点(contacts)用于将晶体管连接到半导体ic的其它部件。为确保ic可靠并具有所需的性能特性，降低触点的接触电阻很重要。

在相关技术的finfet器件中，在鳍上形成菱形外延层，并且在菱形外延层周围形成环绕触点(wraparoundcontact)。由此，环绕触点可以通过增加硅化物界面面积来减小finfet中的接触电阻。

因此，本领域需要解决上述问题。

技术实现要素：

一方面，本发明提供一种形成环绕触点的方法，包含：在多个鳍结构上形成多个半导体层；在所述多个半导体层上形成牺牲栅极；在所述多个鳍结构上和所述多个半导体层的侧壁上形成外延层；通过用金属层替换所述牺牲栅极和所述多个半导体层形成栅极结构；以及在所述外延层上形成环绕触点。

又一方面，本发明提供一种形成环绕触点的方法，包括：在多个鳍结构之间形成多个浅沟槽隔离(sti)区；在所述多个鳍结构上交替形成多个半导体层和多个其它半导体层；在所述多个半导体层和所述多个其它半导体层上形成多个牺牲栅极；在所述多个鳍结构上以及所述多个半导体层的侧壁上和所述多个其它半导体层的侧壁上形成共形的(conformal)高掺杂外延层；通过用金属层替换所述牺牲栅极和所述多个半导体层来形成多个栅极结构，栅极结构包括形成在金属层一侧上的间隔物(spacer)，半导体层的替换包括为去除牺牲栅极并从其它半导体层之间去除半导体层而进行的蚀刻；以及在所述外延层上形成环绕触点(wraparoundcontact)，所述环绕触点在所述sti区上、所述间隔物上和所述多个栅极结构之间的外延层上形成，所述环绕触点的形成包括：形成共形金属衬垫层；在所述金属衬垫层上形成阻挡层；以及对所述金属衬垫层进行退火以形成金属硅化物层，所述环绕触点包括所述金属硅化物层和所述阻挡层。

再一方面，本发明提供了一种半导体器件，包括：在多个鳍结构上形成的多个半导体层；在所述多个鳍结构上和所述多个半导体层的侧壁上形成的外延层；在所述多个半导体层上形成的栅极结构；以及在所述外延层上形成的环绕触点。

鉴于前述传统器件和方法的前述和其它问题、劣势和缺点，本发明的一个示例性方面涉及一种包括环绕触点的半导体器件，与传统器件相比，其可以具有改善的接触电阻。

本发明的示例性方面涉及一种形成环绕触点的方法，包括在多个鳍结构上形成多个半导体层，在多个半导体层上形成牺牲栅极，在多个鳍结构上和多个半导体层的侧壁上形成外延层，通过用金属层替换牺牲栅极和多个半导体层形成栅极结构，并在外延层上形成环绕触点。

本发明的另一示例性方面涉及一种半导体器件，包括在多个鳍结构上形成的多个半导体层，在多个鳍结构上以及多个半导体的侧壁上形成的外延层，在多个半导体层上形成的栅极结构，以及在外延层上形成的环绕触点。

本发明的另一个示例性方面涉及一种形成环绕触点的方法，包括在多个鳍结构上形成多个半导体层，在多个半导体层上形成牺牲栅极，在多个鳍结构上和多个半导体层的侧壁上形成刻面外延层(facetedepitaxiallayer)，通过用金属层替换牺牲栅极和多个半导体层形成栅极结构，以及在刻面外延层上形成环绕触点。

本发明的另一个示例性方面涉及一种半导体器件，包括在多个鳍结构上形成的多个半导体层，在多个鳍结构上以及多个半导体层的侧壁上形成的刻面外延层，在多个半导体层上形成的栅极结构，以及在刻面外延层上形成的环绕触点。

本发明的另一示例性方面涉及一种形成环绕触点的方法，包括在多个鳍结构之间形成多个浅沟槽隔离(sti)区，在多个鳍结构上交替地形成多个半导体层和多个其它半导体层，在多个半导体层和多个其它半导体层上形成多个牺牲栅极，在多个鳍结构上以及多个半导体层的侧壁上和多个其它半导体层的侧壁上形成共形高掺杂外延层，通过用金属层替换牺牲栅极和多个半导体层来形成多个栅极结构，栅极结构包括在金属层的一侧上形成的间隔物，半导体层的替换包括进行蚀刻以去除牺牲栅极并从其它半导体层之间去除半导体层，并在外延层上形成环绕触点，环绕触点形成在sti区上、间隔物上和多个栅极结构之间的外延层上，环绕触点的形成包括形成共形金属衬垫层，在金属衬垫层上形成阻挡层，以及对金属衬垫层进行退火以形成金属硅化物层，环绕触点包括金属硅化物层和阻挡层。

本发明凭借独特和新颖的特征，提供了包括环绕触点的半导体器件，其可以具有比传统器件更好的接触电阻。

附图说明

通过参考附图对本发明实施例的以下详细描述，将更好地理解前述和其它目的、方面和优点，其中：

图1示出了根据本发明一个示例性方面的形成环绕触点的方法100；

图2a示出了根据本发明一个示例性方面的在半导体器件200中的衬底202上形成多个半导体层203时栅极结构的视图；

图2b示出了根据本发明一个示例性方面的半导体器件200的鳍结构沿图2a中的截面a-a的视图；

图3a示出了根据本发明一个示例性方面的为在半导体器件200中形成鳍结构212而蚀刻衬底202和第一和第二半导体层204、206时栅极结构的视图；

图3b示出了根据本发明一个示例性方面的半导体器件200的鳍结构212沿图3a中的截面a-a的视图；

图4a示出了根据本发明一个示例性方面的在半导体器件200中形成浅沟槽隔离(sti)区214时栅极结构的视图；

图4b示出了根据本发明一个示例性方面的半导体器件200的鳍结构212沿图4a中的截面a-a的视图；

图5a示出了根据本发明一个示例性方面、在显露半导体器件200中的鳍结构212时栅极结构的视图；

图5b示出了根据本发明一个示例性方面的半导体器件200的鳍结构212沿图5a中的截面a-a的视图；

图6a示出了根据本发明一个示例性方面的在半导体器件200中形成牺牲栅极216时栅极结构的视图；

图6b示出了根据本发明一个示例性方面的半导体器件200的鳍结构212沿图6a中的截面a-a的视图；

图7a示出了根据本发明一个示例性方面的在半导体器件200中的牺牲栅极216上形成间隔物220时栅极结构的视图；

图7b示出了根据本发明一个示例性方面的半导体器件200的鳍结构212沿图7a中的截面a-a的视图；

图8a示出了根据本发明一个示例性方面的在半导体器件200中的半导体层203上形成外延层222时栅极结构的视图；

图8b示出了根据本发明一个示例性方面的半导体器件200的鳍结构212沿图8a中的截面a-a的视图；

图9a示出了根据本发明一个示例性方面的在半导体器件200中进行多晶硅开窗(polyopen)cmp(poc)时栅极结构的视图；

图9b示出了根据本发明一个示例性方面的半导体器件200的鳍结构212沿图9a中的截面a-a的视图；

图10a示出了根据本发明一个示例性方面的在半导体器件200中蚀刻牺牲栅极216时栅极结构的视图；

图10b示出了根据本发明一个示例性方面的半导体器件200的鳍结构212沿图10a中的截面a-a的视图；

图11a示出了根据本发明一个示例性方面的在半导体器件200中形成栅极结构230(例如，多个栅极结构230)时栅极结构的视图；

图11b示出了根据本发明一个示例性方面的半导体器件200的鳍结构212沿图11a中的截面a-a的视图；

图12a示出了根据本发明一个示例性方面的在半导体器件200中的栅极结构230凹陷时栅极结构的视图；

图12b示出了根据本发明一个示例性方面的半导体器件200的鳍结构212沿图12a中的截面a-a的视图；

图13a示出了根据本发明一个示例性方面的在半导体器件200中蚀刻氧化物层228时栅极结构的视图；

图13b示出了根据本发明一个示例性方面的半导体器件200的鳍结构212沿图13a中的截面a-a的视图；

图14a示出了根据本发明一个示例性方面的在半导体器件200中蚀刻牺牲层224(例如，未掺杂的锗)时栅极结构的视图；

图14b示出了根据本发明一个示例性方面的半导体器件200的鳍结构212沿图14a中的截面a-a的视图；

图15a示出了根据本发明一个示例性方面的在半导体器件200中形成环绕触点236时栅极结构的视图；

图15b示出了根据本发明一个示例性方面的半导体器件200的鳍结构212沿图15a中的截面a-a的视图；

图16示出了根据本发明另一个示例性方面的形成环绕触点的方法1600；

图17a示出了根据本发明一个示例性方面的在半导体器件1700中形成栅极结构1716时栅极结构的视图；

图17b示出了根据本发明一个示例性方面的半导体器件1700的鳍结构1712沿图17a中的截面a-a的视图；

图18a示出了根据本发明一个示例性方面的在半导体器件1700中的牺牲栅极216上形成间隔物1720时栅极结构的视图；

图18b示出了根据本发明一个示例性方面的半导体器件1700的鳍结构1712沿图18a中的截面a-a的视图；

图19a示出了根据本发明一个示例性方面的在半导体器件1700中缩进第一半导体层1704(例如，硅锗层)时栅极结构的视图；

图19b示出了根据本发明一个示例性方面的半导体器件1700的鳍结构1712沿图19a中的截面a-a的视图；

图20a示出了根据本发明一个示例性方面的在半导体器件1700中形成间隔物1720时栅极结构的视图；

图20b示出了根据本发明一个示例性方面的半导体器件1700的鳍结构1712沿图20a中的截面a-a的视图；

图21a示出了根据本发明一个示例性方面的在半导体器件1700中蚀刻间隔物1720时栅极结构的视图；

图21b示出了根据本发明一个示例性方面的半导体器件1700的鳍结构1712沿图21a中的截面a-a的视图；

图22a示出了根据本发明一个示例性方面的在半导体器件1700中形成刻面外延层1722时栅极结构的视图；

图22b示出了根据本发明一个示例性方面的半导体器件1700的鳍结构1712沿图22a中的截面a-a的视图；

图23a示出了根据本发明一个示例性方面的在半导体器件1700中形成poc衬垫层1726和氧化物层1728时栅极结构的视图；

图23b示出了根据本发明一个示例性方面的半导体器件1700的鳍结构1712沿图23a中的截面a-a的视图；

图24a示出了根据本发明一个示例性方面的在半导体器件1700中蚀刻牺牲栅极1716时栅极结构的视图；

图24b示出了根据本发明一个示例性方面的半导体器件1700的鳍结构1712沿图24a中的截面a-a的视图；

图25a示出了根据本发明一个示例性方面的在半导体器件1700中形成栅极结构1730(例如，多个栅极结构)时栅极结构的视图

图25b示出了根据本发明一个示例性方面的半导体器件1700的鳍结构1712沿图25a中的截面a-a的视图；

图26a示出了根据本发明一个示例性方面的在半导体器件1700中去除氧化物层1728时栅极结构的视图；

图26b示出了根据本发明一个示例性方面的半导体器件1700的鳍结构1712沿图26a中的横截面a-a的视图；

图27a示出了根据本发明示例性一个方面的在半导体器件1700中去除poc衬垫层1726和牺牲层1724时栅极结构的视图；

图27b示出了根据本发明一个示例性方面的半导体器件1700的鳍结构1712沿图27a中的截面a-a的视图；和

图28a示出了根据本发明一个示例性方面的在半导体器件1700中形成环绕触点1736时栅极结构的视图；

图28b示出了根据本发明一个示例性方面的半导体器件1700的鳍结构1712沿图28a中的截面a-a的视图。

具体实施方式

现在参考附图，图1-28b示出了本发明的各示例性方面。

如上所述，环绕触点可用于减少相关技术的finfet器件中的接触电阻。然而，由于在这些相关技术的器件中鳍间距(例如，小于50nm的鳍间距)的极端尺度(extremescaling)，非融合外延(unmergedepitaxy)(例如，防止在鳍上形成的外延层在形成期间融合)是极具挑战性的。另一种改善接触面积(例如，接触长度)从而降低接触电阻的方法是利用鳍结构的侧壁来增加界面面积(例如，在鳍结构的侧壁上形成外延层)。

另一方面，本发明的一个示例性方面可以通过使用环绕触点来增加接触面积(例如，接触长度)并减小接触电阻，即便是极端尺度的鳍间距(例如，小于50nm的鳍间距)。

第一实施例

图1示出了根据本发明一个示例性方面的形成环绕触点的方法100。

如图1所示，方法100包括在多个鳍结构上形成(110)多个半导体层，在多个半导体层上形成(120)牺牲栅极，在多个鳍结构上和多个半导体层的侧壁上形成(130)外延层(例如，共形的高掺杂外延膜)，通过用金属层替换牺牲栅极和多个半导体层来形成(140)栅极结构，以及在外延层上形成(150)环绕触点。

方法100还可以包括在多个鳍结构之间形成多个浅沟槽隔离(sti)区，环绕触点形成在sti区上。栅极结构的形成(140)可以包括例如形成多个栅极结构，并且栅极结构可以包括在金属层的一侧上形成的间隔物。环绕触点的形成(150)可以包括在间隔物上和在多个栅极结构之间的外延层上形成环绕触点。

环绕触点的形成(150)可包括形成共形金属衬垫层，在金属衬垫层上形成阻挡层，以及对金属衬垫层进行退火以形成金属硅化物层，环绕触点包括金属硅化物层和阻挡层。还可以在阻挡层上形成金属填充层。

方法100还可以包括在外延层上形成牺牲层，在牺牲层上形成衬垫层，在衬垫层上形成氧化物层，以及抛光氧化物层。牺牲层可以包括例如锗，衬垫层可以包括例如氮化硅，并且氧化物层可以包括例如二氧化钛-二氧化硅(ts)氧化物。

方法100还可以包括与多个半导体层交替地形成多个其它半导体层，并且半导体层的替换可以包括进行蚀刻以去除牺牲栅极并从其它半导体层之间去除半导体层。

再次参考附图，图2a-15b示出了根据本发明另一个示例性方面的在半导体器件200中形成环绕触点的方法。

具体地，图2a示出了根据本发明一个示例性方面的在半导体器件200中的衬底202上形成多个半导体层203时栅极结构的视图。图2b示出了根据本发明一个示例性方面的半导体器件200的鳍结构沿着图2a中的截面a-a的视图。

半导体层203可以包括第一半导体层204和第二半导体层206。如图2a-2b所示，第一半导体层204可以与第二半导体层206交替形成在衬底202上。具体地，半导体层203包括厚度范围在1nm至100nm的纳米片或多个纳米片。

第一半导体层204可以包括例如硅锗(sige)(例如，含有约30％锗的硅锗)，第二半导体层206可以包括例如硅，并且衬底202可以包括例如硅。

第一半导体层204和第二半导体层206也可以例如通过外延形成。也就是说，第一半导体层204和第二半导体层206可以是在衬底202上生长的外延层。第一半导体层204和第二半导体层206的厚度可以基本相同，并且可以在例如2nm至15nm的范围。

如图2a所示，可以最先形成在衬底202的表面上第一半导体层204，并且，半导体层203的最上层可以是第一半导体层204。尽管图2a-2b中示出了七(7)个半导体层203，也可以使用其它数量的半导体层203。

还如图2a-2b所示，可以在第一和第二半导体层204、206上形成硬掩模208。硬掩模208可以包括例如氮化硅(sin)并且可以用于图案化半导体器件200。

图3a示出了根据本发明一个示例性方面，为在半导体器件200中形成鳍结构212而蚀刻衬底202以及第一和第二半导体层204、206时栅极结构的视图。图3b示出了根据本发明一个示例性方面，半导体器件200的鳍结构212沿图3a中的截面a-a的视图。

衬底202以及第一和第二半导体层204、206的蚀刻可以利用硬掩模208。具体地，可以通过反应离子蚀刻(rie)来进行蚀刻。

重要的是要注意，鳍结构212之间的空间可以很小(例如，小于30nm)。

图4b示出了根据本发明一个示例性方面的在半导体器件200中形成浅沟槽隔离(sti)区214时栅极结构的视图。特别地，图4b示出了根据本发明一个示例性方面的半导体器件200的鳍结构212沿图4a中的截面a-a的视图。

例如，可以通过沉积氧化物来形成sti区214。如图4b所示，(例如，通过化学机械抛光(cmp))可以将sti区214形成为具有与硬掩模208的上表面基本共面的上表面。

图5b示出了根据本发明一个示例性方面的在显露(revealing)半导体器件200中的鳍结构212时栅极结构的视图。特别地，图5b示出了根据本发明一个示例性方面的半导体器件200的鳍结构212沿图5a中的截面a-a的视图。

如图5a中所示，可以(例如，通过稀释hf，缓冲hf或cor化学)蚀刻sti区214以显露鳍结构212。可以将sti区214向下蚀刻到使得sti区214的上表面低于第一半导体层204a的最下面的点。在蚀刻sti区214以显露鳍结构212之后，可以例如通过热磷酸h3po4去除硬掩模208。

图6a示出了根据本发明一个示例性方面的在半导体器件200中形成牺牲栅极216时栅极结构的视图。图6b示出了根据本发明一个示例性方面的半导体器件200的鳍结构212沿图6a中的截面a-a的视图。

如图6a所示，可以在第一和第二半导体层204、206的最上面形成栅极绝缘层215(例如，栅极氧化物层，诸如氧化硅或高k材料)，可以在栅极绝缘层215上形成牺牲栅极216，并且可以在牺牲栅极216上形成掩模218。

牺牲栅极216可以由例如多晶硅形成。掩模218可以包括例如在牺牲栅极216上形成的氮化硅层218a，以及在氮化硅层218a上形成的氧化物层218b(例如，ts氧化物、氧化硅)。

栅极绝缘层215、牺牲栅极216和掩模218都可以通过沉积(例如，物理气相沉积(pvd)、化学气相沉积(cvd)等)形成。

然后可以将掩模218图案化，然后用于蚀刻(例如，图案化)牺牲栅极216和栅极绝缘层215，如图6a所示的那样。可以例如通过反应离子蚀刻(rie)来进行蚀刻。

图7a示出了根据本发明一个示例性方面的在半导体器件200中的牺牲栅极216上形成间隔物220时栅极结构的视图。图7b示出了根据本发明一个示例性方面的半导体器件200的鳍结构212沿图7a中的截面a-a的视图。

间隔物220可以例如通过在器件200上(例如，在器件200的整个表面上)沉积氮化硅层、然后用rie(例如，定向蚀刻(directionaletch))蚀刻氮化硅层来形成。可以以在远离衬底202的方向上逐渐变细的方式形成间隔物220。

如图7a-7b中进一步所示，蚀刻还可以去除鳍结构212上和牺牲栅极216附近的半导体层203的一部分。可以将半导体层203向下蚀刻到牺牲栅极216附近的衬底202的上表面低于第一半导体层204a的最下面的位置。

例如，在半导体器件200是场效应晶体管(fet)的情况下，半导体层203可以用作fet的沟道区。

如图7b所示，可以这样进行蚀刻，使得鳍结构212上的整个半导体层203被蚀刻掉，并且衬底202的上表面与sti区214的上表面基本上共面或者低于sti区214的上表面。同样，鳍结构212之间的空间可小于20nm。

图8a示出了根据本发明一个示例性方面的在半导体器件200中的半导体层203上形成外延层222时栅极结构的视图。图8b示出了根据本发明一个示例性方面的半导体器件200的鳍结构212沿图8a中的截面a-a的视图。

如图8a所示，可以在半导体层203的侧壁203s上、以及与半导体层203的堆叠(stacks)相邻的(例如，在其之间的)衬底202的上表面上，生长外延层222。如图8b所示，外延层222可以在鳍结构212的上表面上形成。外延层222可以共形地形成，并可具有1nm至10nm范围的厚度。

外延层222可以包括例如掺杂的外延层。例如，在外延层222是碳化硅的情况下，掺杂剂可以包括磷；在外延层是硅锗的情况下，掺杂剂可以包括硼，等等。外延层222可用于形成半导体器件200中的源/漏结。

重要的是要注意，形成外延层222时要避免外延层222的融合(merging)，并留有用于在外延层222上形成环绕触点的余地。例如，如图8a-8b所示，在半导体层的侧壁203s上形成的外延层222之间的距离d1，以及在鳍结构212上的外延层222之间的距离d2，应当各有至少5nm。

此外，可以在外延层222上形成(例如，原位生长，通过pvd、cvd等沉积)牺牲层224。牺牲层224可以包括例如锗(例如，未掺杂的纯锗)或具有高锗含量(例如，高百分比的ge)的硅锗。牺牲层224的上表面的高度，可以大于在半导体层203的侧壁203s上形成的外延层222的上表面的高度。

图9a示出了根据本发明一个示例性方面的在半导体器件200中进行多晶硅开窗cmp(poc)时栅极结构的视图。图9b示出了根据本发明一个示例性方面的半导体器件200的鳍结构212沿图9a中的截面a-a的视图。

如图9a-9b所示，可以在牺牲层224上形成(例如，通过pvd、cvd等沉积)poc衬垫层226，并且可以在poc衬垫层226上形成(例如，通过pvd、cvd等沉积)氧化物层228(例如，ts氧化物)。poc衬垫层226可以是例如氮化硅或其它低k材料。

在形成氧化物层228之后，可以进行cmp，直到牺牲栅极216的上表面216s(例如，多晶硅的上表面)暴露。

图10a示出了根据本发明一个示例性方面的在蚀刻半导体器件200中的牺牲栅极216时栅极结构的视图。图10b示出了根据本发明一个示例性方面的半导体器件200的鳍结构212沿图10a中的横截面a-a的视图。

如图10a中所示，可以进行蚀刻(例如，选择性蚀刻)以去除牺牲栅极216(多晶硅)，从而形成空隙v1，以及去除第一半导体层204(例如，硅锗)，从而形成空隙v2(例如，多个空隙v2)。

应注意，图10a-15a中未示出栅极氧化物215，因为此时栅极氧化物215消失了—其已在牺牲栅极216的牺牲蚀刻之后、半导体层204的牺牲蚀刻之前被去除。

图11a示出了根据本发明一个示例性方面的在形成半导体器件200中的栅极结构230(例如，多个栅极结构230)时栅极结构的视图。图11b示出了根据本发明一个示例性方面的半导体器件200的鳍结构212沿图11a中的截面a-a的视图。

如图11a所示，在半导体器件200上沉积第一金属以填充空隙v2，从而在第二半导体层206之间形成导电材料的层232。可以在半导体器件200上沉积(例如，pvd)第二导电材料(例如，诸如钨、钴的金属或包括钨或钴的合金)，以便完全填充空隙v1(例如，填充栅极堆叠)，以形成栅极结构230(例如，替代金属栅极(rmg))。然后可以(例如，通过cmp)抛光导电材料，使得栅极结构230的上表面230s与氧化物层228的上表面基本共面。

图12a示出了根据本发明一个示例性方面的在半导体器件200中凹陷(recessing)栅极结构230时栅极结构的视图。

图12b示出了根据本发明一个示例性方面的半导体器件200的鳍结构212沿图12a中的截面a-a的视图。

如图12a中所示，可以蚀刻栅极结构230，以使栅极结构230的上表面230s凹陷至氧化物层228的上表面的下方。然后，可以在栅极结构的上表面230s上形成牺牲帽234(例如，氮化硅)，以便填充通过蚀刻栅极结构230而形成的凹槽(recess)。

可以进行另一次抛光(例如，cmp)，使得牺牲帽234的上表面与氧化物层228的上表面基本共面。

图13a示出了根据本发明一个示例性方面的在蚀刻半导体器件200中的氧化物层228时栅极结构的视图。图13b示出了根据本发明一个示例性方面的半导体器件200的鳍结构212沿图13a中的截面a-a的视图。

如图13a所示，可以进行蚀刻(例如，rie或玻璃簇离子束(gcib))以去除氧化物层228和poc衬垫层226，暴露牺牲层224的上表面224s。

图14a示出了根据本发明一个示例性方面的在蚀刻半导体器件200中的牺牲层224(例如，未掺杂的锗)时栅极结构的视图。图14b示出了根据本发明一个示例性方面的半导体器件200的鳍结构212沿图14a中的截面a-a的视图。

例如，可以通过使用sc1(氢氧化铵和过氧化氢)、hcl等的选择性蚀刻，去除牺牲层224，直到外延层222的上表面暴露。

图15a示出了根据本发明一个示例性方面的在形成半导体器件200中的环绕触点236时栅极结构的视图。图15b示出了根据本发明一个示例性方面的半导体器件200的鳍结构212沿图15a中的截面a-a的视图。

例如，可以通过在半导体器件200上(例如，在整个器件上)(例如，通过pvd)沉积金属层238(例如，钛)来形成环绕触点236。金属层238可以共形地形成，以便与外延层222(例如，衬底202上和半导体层203的侧壁203s上的外延层)的表面、间隔物220的表面和牺牲帽234的表面一致。在沉积金属层238之后，可以进行蚀刻以便共形地形成金属层238。

可以在金属层238上(例如，通过原子层沉积(ald))形成阻挡层239(例如，氮化钛)，并且可以在阻挡层239上形成(例如，通过cmp沉积)另一金属层240(例如，钨)。可以抛光另一金属层240，使得另一金属层240的上表面可以与牺牲帽234的上表面基本共面。

然后可以通过热处理(例如，通过激光退火)加热半导体器件200，以使金属层238(例如，钛)与外延层222的硅表面反应，在外延层222和金属层238之间形成金属硅化物层242(例如，硅化钛层)。

第二实施例

图16示出了根据本发明另一示例性方面的形成环绕触点的方法1600。

如图16所示，方法1600包括在多个鳍结构上形成(1610)多个半导体层，在多个半导体层上形成(1620)牺牲栅极，在所述多个鳍结构上并且和所述多个半导体层的侧壁上形成(1630)刻面外延层，通过用金属层替换所述牺牲栅极和所述多个半导体层来形成(1640)栅极结构，然后在刻面外延层上形成(1650)环绕触点。

再次参看附图，图17a-28b示出了根据本发明另一示例性方面的在半导体器件1700中形成环绕触点的方法。

具体地，图17a示出了根据本发明一个示例性方面的在半导体器件1700中形成栅极结构1716时栅极结构的视图。图17b示出了根据本发明一个示例性方面的半导体器件1700的鳍结构1712沿图17a中的截面a-a的半导体器件1700的视图。

可以以与上面参考图2a-6b描述的鳍结构212和栅极结构216类似的方式形成鳍结构1712和栅极结构1716。

半导体层1703可以包括第一半导体层1704和第二半导体层1706。如图17a-17b所示，可以在衬底1702上交替地形成第一半导体层1704和第二半导体层1706。

第一半导体层1704可以包括例如硅锗(sige)，第二半导体层1706可以包括例如硅，并且衬底1702可以包括例如硅。特别地，半导体层1703可以包括纳米片或多个纳米片，其厚度在1nm至100nm的范围。

第一半导体层1704和第二半导体层1706也可以例如通过外延形成。也就是说，第一和第二半导体层1704、1706可以是在衬底1702上生长的外延层。第一和第二半导体层1704、1706的厚度可以基本相同，并可在例如1nm至100nm的范围。

如图17a所示，第一半导体层1704可以先在衬底1702的表面上形成，并且可以是半导体层1703的最上层。尽管图17a-17b中示出了七(7)个半导体层1703，可以使用其它数量的半导体层1703。

还如图17a-17b所示，可以在第一和第二半导体层1704、1706上形成硬掩模1708。硬掩模1708可以包括例如氮化硅(sin)并且可以用于图案化半导体器件1700。

可以使用硬掩模来蚀刻衬底1702以及第一和第二半导体层1704、1706以形成鳍结构1712。重要的还是要注意鳍结构1712之间的空间可以小(例如，小于30nm)。

例如，可以通过沉积氧化物来形成sti区1714。可以先形成sti区1714，(例如，通过化学机械抛光(cmp))使其具有与硬掩模1708的上表面基本共面的上表面，然后对其蚀刻(例如，通过稀释hf、缓冲hf或cor)以显露鳍结构1712。如图17b所示，可以将sti区1714蚀刻到sti区1714的上表面低于第一半导体层1704a的最下面的点。

可以在第一半导体层1704和第二半导体层1706的最上面形成栅极绝缘层1715(例如，栅极氧化物层，诸如氧化硅或高k材料)，可以在栅极绝缘层1715上形成牺牲栅极1716，可以在牺牲栅极1716上形成掩模1718。

牺牲栅极1716可以由例如多晶硅形成。掩模1718可以包括例如在牺牲栅极1716上形成的氮化硅层1718a，以及在氮化硅层1718a上形成的氧化物层1718b(例如，氧化硅)。栅极绝缘层1715、牺牲栅极1716和掩模1718都可以通过沉积(例如，物理气相沉积(pvd)、化学气相沉积(cvd)等)而形成。

然后可以图案化掩模1718，然后将其用于蚀刻(例如，图案化)牺牲栅极1716和栅极绝缘层1715，如图17a所示的那样。可以例如通过反应离子蚀刻(rie)来进行蚀刻。

图18a示出了根据本发明一个示例性方面的在半导体器件1700中的牺牲栅极216上形成间隔物1720时栅极结构的视图。图18b示出了根据本发明一个示例性方面的半导体器件1700的鳍结构1712沿图18a中的截面a-a的视图。

间隔物1720可以例如通过在器件1700上(例如，在器件1700的整个表面上)沉积氮化硅层、然后使用rie(例如，定向蚀刻)蚀刻氮化硅层来形成。与图7a中的间隔物220不同，间隔物1720不必形成为锥形。

如图18a-18b中进一步所示，蚀刻还可以去除鳍结构1712上和牺牲栅1716附近的半导体层1703的一部分。半导体层1703可以被向下蚀刻到牺牲栅极1716附近的衬底1702的上表面低于第一半导体层1704a的最下面的点。

如图18b所示，可以进行蚀刻，使得鳍结构1712的上表面与sti区1714的上表面基本共面。同样，鳍结构1712之间的空间可以小于30nm。

图19a示出了根据本发明一个示例性方面的在缩进(indenting)半导体器件1700中的第一半导体层1704(例如，硅锗层)时栅极结构的视图。图19b示出了根据本发明一个示例性方面的半导体器件1700的鳍结构1712沿图19a中的截面a-a的视图。

如图19a所示，可以蚀刻第一半导体层1704(例如，硅锗)以便从第二半导体层1706(例如，硅)缩进。这可以通过使用sc1(例如，氢氧化铵和过氧化氢)、hcl等进行蚀刻来完成。

如图19a中进一步所示，缩进的量可以在5nm到10nm的范围内，延伸过第一半导体层1706的侧壁的第二半导体层1706的长度等于该缩进量。也就是说，缩进的量可以与间隔物1720的厚度基本相同，使得第一半导体层1704的剩余部分(例如，中心部分)的宽度w在5nm至500nm的范围内，基本上等于牺牲栅极1716的宽度。

图20a示出了根据本发明一个示例性方面的在半导体器件1700中形成间隔物1720时栅极结构的视图。图20b示出了根据本发明一个示例性方面的半导体器件1700的鳍结构1712沿图20a中的横截面a-a的视图。

如图20a所示，可以通过沉积(例如，使用ald，pvd、cvd等)额外的绝缘材料—诸如氮化硅或其它低k材料(例如，与起初形成图17a中的间隔物1720所用的相同的材料)来进一步发展间隔物1720。可以将间隔物1720形成得覆盖第二半导体层1706的延伸超出第一半导体层1704的侧壁的部分。

图21a示出了根据本发明一个示例性方面的在半导体器件1700中蚀刻间隔物1720时栅极结构的视图。图21b示出了根据本发明一个示例性方面的半导体器件1700的鳍结构1712沿图21a中的截面a-a的视图。

可以通过蚀刻(例如，使用rie或诸如h3po4的wet化学物质)“拉回”间隔物1720，使得间隔物1720的厚度减小，并且间隔物1720的侧壁1720s与第二半导体层1706的侧壁1706s基本对齐。即，间隔物1720留在通过缩进第一半导体层1704而形成的“腔”中。

如图21b所示，蚀刻还可以从鳍结构1712和sti区1714的表面去除间隔物材料。

图22a示出了根据本发明一个示例性方面的在半导体器件1700中形成刻面外延层1722时栅极结构的视图。图22b示出了根据本发明一个示例性方面的半导体器件1700的鳍结构1712沿图22a中的截面a-a的视图。

可以在半导体器件1700的暴露的硅表面上生长刻面外延层1722，从而形成刻面1722f(例如，(111)刻面)。特别地，刻面1722f可以在第二半导体层1706的侧壁1706s上以及鳍1712上形成。

刻面外延层1722的厚度可以在5nm至10nm的范围内。也就是说，刻面外延层1722的刻面1722f的最大厚度可以在5nm至10nm的范围内。如图22a所示，刻面1722f可以横向生长到间隔物1720的侧壁1720s上(例如，第二半导体层1706和间隔物1720之间的界面上)，并且生长到sti区1714的上表面上。

刻面外延层1722可以包括例如掺杂的外延层。例如，在外延层1722是碳化硅的情况下，掺杂剂可以包括磷；在外延层是硅锗的情况下，掺杂剂可以包括硼，等等。外延层1722可以形成源区和漏区与半导体器件1700的沟道之间的结。

重要的是要注意，形成外延层1722时要避免外延层1722的融合，并留有用于在外延层1722上形成环绕触点的余地。例如，如图22a-22b所示，在第二半导体层1706的侧壁1706s上形成的外延层1722之间的距离d1，以及在鳍结构1712上的外延层1722之间的距离d2，应当各有至少5nm。

此外，可以在刻面外延层1722上形成(例如，原位生长，通过pvd、cvd等沉积)牺牲层1724。牺牲层1724可以包括例如锗(例如，未掺杂的纯锗)或具有高锗含量(例如，高百分比的ge)的硅锗。牺牲层1724的上表面的高度，可以大于在半导体层1703的侧壁1703s上形成的外延层1722的上表面的高度。

图23a示出了根据本发明一个示例性方面的在半导体器件1700中形成poc衬垫层1726和氧化物层1728时栅极结构的视图。图23b示出了根据本发明一个示例性方面的半导体器件1700的鳍结构1712沿图23a中的截面a-a的视图。

如图23a-23b所示，可以在牺牲层1724上形成(例如，通过pvd、cvd等沉积)poc衬垫层1726，并且可以在poc衬垫层1726上形成(例如，通过pvd、cvd等沉积)氧化物层1728(例如，ts氧化物)。poc衬垫层1726可以是例如氮化硅或其它低k材料。

在形成氧化物层1728之后，可以进行cmp，直到牺牲栅极1716的上表面(例如，多晶硅的上表面)暴露。

图24a示出了根据本发明一个示例性方面的在半导体器件1700中蚀刻牺牲栅极1716时栅极结构的视图。图24b示出了根据本发明一个示例性方面的半导体器件1700的鳍结构1712沿图24a中的横截面a-a的视图。

如图24a所示，可以进行蚀刻(例如，选择性蚀刻)以去除牺牲栅极1716(多晶硅)，从而形成空隙v1，以及去除第一半导体层204(例如，硅锗)的剩余部分(例如，中心部分)，从而形成空隙v2(例如，多个空隙v2)。

栅极氧化物1715未在图24a-28a中清楚地示出，因为此时栅极氧化物1715消失了，其已在多晶硅1716的牺牲蚀刻之后、半导体层1704的牺牲蚀刻之前被去除。

图25a示出了根据本发明一个示例性方面的在半导体器件1700中形成栅极结构1730(例如，多个栅极结构)时栅极结构的视图。图25b示出了根据本发明一个示例性方面的半导体器件1700的鳍结构1712沿图25a中的截面a-a的视图。

如图25a所示，在半导体器件1700上沉积第一金属以填充空隙v2，从而在第二半导体层1706之间形成导电材料的层1732。可以在半导体器件1700上沉积(例如，pvd)第二导电材料(例如，诸如钨、钴的金属或包括钨或钴的合金)，以便完全填充空隙v1(例如，填充栅极堆叠)以形成栅极结构1730(例如，替代金属栅极(rmg))。可以蚀刻栅极结构1730，以使栅极结构1730的上表面1730s凹陷在氧化物层1728的上表面下方。然后可以在栅极结构1730的上表面上1730s形成牺牲帽1734(例如，氮化硅)，以填充通过蚀刻栅极结构1730所形成的凹槽。

可以进行另一次抛光(例如，cmp)，使得牺牲帽1734的上表面与氧化物层1728的上表面基本共面。

图26a示出了根据本发明一个示例性方面的在去除半导体器件1700中的氧化物层1728时栅极结构的视图。图26b示出了根据本发明一个示例性方面的半导体器件1700的鳍结构1712沿图26a中的截面a-a的视图。

如图26a所示，可以进行蚀刻(例如，rie或玻璃簇离子束(gcib))以去除氧化物层1728。蚀刻可以在poc衬垫层1726处停止。

图27a示出了根据本发明一个示例性方面的在半导体器件1700中去除poc衬垫层1726和牺牲层1724时栅极结构的视图。图27b示出了根据本发明一个示例性方面的半导体器件1700的鳍结构1712沿图27a中的截面a-a的视图。

可以例如通过蚀刻去除poc衬垫层1726，并且可以例如通过使用sc1(氢氧化铵和过氧化氢)、hcl等的选择性蚀刻去除牺牲层1724，直到刻面外延层1722的上表面暴露。

图28a示出了根据本发明一个示例性方面的在半导体器件1700中形成环绕触点1736时栅极结构的视图。图28b示出了根据本发明一个示例性方面的半导体器件1700的鳍结构1712沿图28a中的截面a-a的视图。

环绕触点1736可以以与上述环绕触点236的形成类似的方式形成。例如，可以在半导体器件1700上(例如，在整个器件上)(例如，通过pvd)沉积金属层(例如，钛)。金属层可以共形地形成，以便与刻面外延层1722(例如，衬底1702上、第二半导体层1706的侧壁1706s上和鳍结构上的刻面外延层1722)的表面一致。在沉积金属层之后，可以进行蚀刻以共形地形成金属层。可以(例如，通过原子层沉积(ald))在金属层上形成阻挡层(例如，氮化钛)。

可以在环绕触点1736上(例如，在环绕触点1736的阻挡层上)(例如，通过pvd沉积)形成另一金属层1740(例如，钨)。可以(例如，通过cmp)抛光另一金属层1740，使得另一金属层1740的上表面可以与牺牲帽1734的上表面基本共面。

然后可以通过热处理(例如，通过激光退火)加热半导体器件1700，以使环绕触点1736的金属层(例如，钛)与刻面外延层1722的硅表面反应，在刻面外延层1722和环绕触点1736的金属层之间形成金属硅化物层(例如，硅化钛层)。

凭借其独特和新颖的特征，本发明提供了包括环绕触点的半导体器件，其可以具有比传统器件更好的接触电阻。

尽管已经根据一个或多个实施例描述了本发明，但是本领域技术人员将认识到，可以在所附权利要求的范围内通过修改来实践本发明。具体地，本领域普通技术人员将理解，本文中的附图旨在是说明性的，并且本发明的方法和系统的设计不限于本文公开的设计，而是可以在本发明的范围内进行修改。

此外，申请人的意图是包含所有权利要求要素的等同物，并且对本发明任何权利要求的修改不应被解释为对经修改的权利要求的任何要素或特征的等同物的任何权益或权利的免责声明。