本发明涉及显示技术领域，更具体地，涉及一种阵列基板及其制作方法和显示面板。
背景技术：
目前显示面板主要包括两大类：lcd显示面板(liquidcrystaldisplay，液晶显示面板)和oled(organiclight-emittingdiode，有机发光二极管)显示面板。在显示面板技术中，tft(thinfilmtransistor，薄膜场效应晶体管)是显示面板的核心部件，一般呈阵列排布制作在基板上，作为显示面板像素单元的开关器件。薄膜晶体管包括：栅极、源极、漏极和有源层，源极和漏极分别与有源层连接，当对栅极施加电压后，随着栅极电压增加，有源层表面将由耗尽层转变为电子积累层，形成反型层，当达到强反型时(即达到开启电压时)，有源层有载流子移动实现源极和漏极之间的导通。就结构而言，根据栅极的位置，薄膜晶体管通常分为顶栅和底栅两种结构。
薄膜晶体管中有源层的制作材料包括非晶硅材料、多晶硅材料、氧化物半导体材料等，其中，氧化物半导体薄膜晶体管成为驱动超高精细液晶面板、有机发光显示面板以及电子纸等新一代显示器的薄膜晶体管材料最佳候选之一。
薄膜晶体管作为控制子像素的开关器件，对显示器件的工作性能具有十分重要的作用。目前显示器件中常存在暗态不暗或亮态不亮的现象，显示器件显示均匀性较差。
因此，提供一种阵列基板及其制作方法和显示面板，提高显示器件显示均匀性是本领域亟待解决的问题。
技术实现要素：
有鉴于此，本发明提供了一种阵列基板及其制作方法和显示面板，解决了显示器件显示均匀性较差的技术问题。
为了解决上述技术问题，本发明提出一种阵列基板，包括多个薄膜晶体管，薄膜晶体管包括：栅极、氧化物半导体层和刻蚀阻挡层；
刻蚀阻挡层位于氧化物半导体层之上；
氧化物半导体层包括沟道区和非沟道区，非沟道区包括电极区和连接区，电极区包括第一电极区和第二电极区，连接区包括第一连接区和第二连接区，第一电极区、第一连接区、沟道区、第二连接区和第二电极区沿第一方向依次排列，第一方向与阵列基板平行，其中，氧化物半导体层被刻蚀阻挡层覆盖的区域为沟道区；
栅极位于氧化物半导体层远离刻蚀阻挡层一侧；
沿第二方向上，至少一个连接区的宽度小于沟道区的宽度，第二方向与阵列基板平行，且与第一方向相交。
进一步地，为了解决上述技术问题，本发明提出一种阵列基板的制作方法，阵列基板包括多个薄膜晶体管，薄膜晶体管包括：栅极、氧化物半导体层和刻蚀阻挡层，制作方法包括：
制作栅极；
制作氧化物半导体层，氧化物半导体层包括沟道区和非沟道区，非沟道区包括电极区和连接区，电极区包括第一电极区和第二电极区，连接区包括第一连接区和第二连接区，第一电极区、第一连接区、沟道区、第二连接区和第二电极区沿第一方向依次排列，沿第二方向上，至少一个连接区的宽度小于沟道区的宽度，第二方向与第一方向相交，且第一方向和第二方向均与阵列基板平行；
在氧化物半导体层之上制作刻蚀阻挡层，氧化物半导体层被刻蚀阻挡层覆盖的区域为沟道区。
进一步地，为了解决上述技术问题，本发明提出一种显示面板，包括本发明提出的任意一种阵列基板。
与现有技术相比，本发明的阵列基板及其制作方法和显示面板，实现了如下的有益效果：
本发明提供的阵列基板，薄膜晶体管中氧化物半导体层包括沟道区和非沟道区，非沟道区位于沟道区的两侧，其中，刻蚀阻挡层覆盖的区域为沟道区，非沟道区经过导电化处理过程成为导体，非沟道区包括连接区和电极区，也即连接区和电极区都是导体，而沟道区为半导体，两个电极区分别与薄膜晶体管的源极和漏极电连接。当栅极通入电压后，沟道区内由于栅压的作用产生载流子的迁移，实现沟道区的导通，进而实现源漏极之间的导通。本发明中，第一电极区、第一连接区、沟道区、第二连接区和第二电极区依次排列。栅极与半导体氧化物层交叠的区域包括沟道区和部分非沟道区区，与栅极交叠的部分非沟道区域为第一连接区和/或第二连接区。即在位于沟道区两侧的第一连接区和第二连接区内均存在寄生电容。本发明中，沿第二方向上至少一个连接区的宽度小于沟道区的宽度，相当于减小了至少一个连接区沿第二方向上与栅极交叠的宽度，进而减小了栅极与至少一侧非沟道区的交叠面积，减小了寄生电容，提升了薄膜晶体管器件性能可靠性。
通过以下参照附图对本发明的示例性实施例的详细描述，本发明的其它特征及其优点将会变得清楚。
附图说明
被结合在说明书中并构成说明书的一部分的附图示出了本发明的实施例，并且连同其说明一起用于解释本发明的原理。
图1为相关技术中一种底栅结构的薄膜晶体管示意图；
图2为本发明实施例提供的阵列基板膜层结构图；
图3为本发明实施例提供的阵列基板中薄膜晶体管俯视示意图；
图4为本发明实施例提供的阵列基板中薄膜晶体管一种可选实施方式俯视示意图；
图5为本发明实施例提供的阵列基板中薄膜晶体管另一种可选实施方式俯视示意图；
图6为本发明实施例提供的阵列基板中薄膜晶体管另一种可选实施方式俯视示意图；
图7为本发明提供的阵列基板中氧化物半导体层一种可选实施方式俯视示意图；
图8为本发明提供的阵列基板中氧化物半导体层另一种可选实施方式俯视示意图；
图9为本发明实施例提供的阵列基板的制作方法的流程图；
图10为本发明实施例提供的阵列基板的制作方法的一种可选实施方式流程图；
图11为图10提供的阵列基板的制作方法各步骤结构示意图；
图12为本发明实施例提供的显示面板示意图。
具体实施方式
现在将参照附图来详细描述本发明的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本发明的范围。
以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为说明书的一部分。
在这里示出和讨论的所有例子中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它例子可以具有不同的值。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
图1为相关技术中一种底栅结构的薄膜晶体管示意图，如图1所示，在底栅结构的氧化物半导体薄膜晶体管中，氧化物半导体层t4′包括沟道区z′和位于沟道区z′两侧的非沟道区fz′，在栅极t1′与氧化物半导体层t4′交叠的区域包括沟道区z′和部分非沟道区fz′，非沟道区fz′都经过导电化处理过程成为导体。发明人发现，在栅极t1′通入电压后，在栅极t1′与部分非沟道区fz′交叠的区域q′存在寄生电容，寄生电容会对电路中的电位产生影响，若薄膜晶体管为控制子像素的发光器件时，寄生电容会引起子像素暗态不暗或亮态不亮的现象，从而导致显示器件显示不均。由此，发明人提出一种阵列基板及其制作方法和显示面板，提升显示器件显示均匀性。
图2为本发明实施例提供的阵列基板膜层结构图，图3为本发明实施例提供的阵列基板中薄膜晶体管俯视示意图。
同时参考图2和图3所示，阵列基板为多膜层堆叠结构，阵列基板包括多个薄膜晶体管t，图1仅示出两个薄膜晶体管t，薄膜晶体管t包括：栅极t1、源极t2、漏极t3、氧化物半导体层t4和刻蚀阻挡层t5；刻蚀阻挡层t5位于氧化物半导体层t4之上；氧化物半导体层t4包括沟道区z和非沟道区fz，非沟道区fz位于沟道区z的两侧，非沟道区fz包括电极区fz1和连接区fz2，电极区fz1包括第一电极区fz11和第二电极区fz12，连接区fz2包括第一连接区fz21和第二连接区fz22，第一电极区fz11、第一连接区fz21、沟道区z、第二连接区fz22和第二电极区fz12沿第一方向a依次排列，第一方向a与阵列基板平行，其中，对于第一电极区fz11和第二电极区fz12的定义仅是为了区分位于沟道区z的左右两个电极区，可选的，第一电极区fz11与源极t2电连接，第二电极区fz12与漏极t3电连接。其中，氧化物半导体层t4被刻蚀阻挡层t5覆盖的区域为沟道区z；栅极t1位于氧化物半导体层t4远离刻蚀阻挡层t5一侧；如图3所示，俯视图中仅示意出薄膜晶体管的部分结构，在俯视图中沟道区z完全被刻蚀阻挡层t5覆盖，沿第二方向b上，至少一个连接区fz2的宽度dfz2小于沟道区z的宽度dz，第二方向b与阵列基板平行，且与第一方向a相交。
本发明中连接区fz2包括第一连接区fz21和第二连接区fz22共两个连接区，可以仅有其中一个连接区的宽度dfz2小于沟道区z的宽度dz，或者两个连接区的宽度dfz2均小于沟道区z的宽度dz。图3中示出了两个连接区的宽度dfz2均小于沟道区z的宽度dz的情况。图4为本发明实施例提供的阵列基板中薄膜晶体管一种可选实施方式俯视示意图。图4示出了仅有一个连接区的宽度dfz2小于沟道区z的宽度dz的情况，图4仅以第二连接区fz22的宽度dfz22小于沟道区z的宽度dz为例进行说明，而第一连接区fz21的宽度dfz21与沟道区z的宽度dz相同。另外，第一连接区fz21和第二连接区fz22的宽度可以相同，也可以不相同，图5为本发明实施例提供的阵列基板中薄膜晶体管另一种可选实施方式俯视示意图。图5示出了两个连接区的宽度dfz2均小于沟道区z的宽度dz，且第一连接区fz21和第二连接区fz22的宽度不相同的情况。
本发明提供的阵列基板，薄膜晶体管中氧化物半导体层包括沟道区和非沟道区，非沟道区位于沟道区的两侧，其中，刻蚀阻挡层覆盖的区域为沟道区，非沟道区经过导电化处理过程成为导体，非沟道区包括连接区和电极区，也即连接区和电极区都是导体，而沟道区为半导体，两个电极区分别与薄膜晶体管的源极和漏极电连接。当栅极通入电压后，沟道区内由于栅压的作用产生载流子的迁移，实现沟道区的导通，进而实现源漏极之间的导通。本发明中，第一电极区、第一连接区、沟道区、第二连接区和第二电极区依次排列。栅极与半导体氧化物层交叠的区域包括沟道区和部分非沟道区区，与栅极交叠的部分非沟道区域为第一连接区和/或第二连接区。即在位于沟道区两侧的第一连接区和第二连接区内均存在寄生电容。本发明中，沿第二方向上至少一个连接区的宽度小于沟道区的宽度，相当于减小了至少一个连接区沿第二方向上与栅极交叠的宽度，进而减小了如图3所示的栅极t1与至少一侧非沟道区的交叠面积q，减小了寄生电容，提升了薄膜晶体管器件性能可靠性，进而薄膜晶体管作为显示子像素的开关器件时，保证了显示器件显示均匀性。
可选的，氧化物半导体层的制作材料包括铟镓锌氧化物(igzo)，采用铟镓锌氧化物作为薄膜晶体管的半导体材料，铟镓锌氧化物中载流子迁移率是非晶硅的20～30倍，可以大大提高薄膜晶体管对像素电极的充放电速率，提高像素的响应速度，实现更快的刷新率，同时更快的响应也大大提高了像素的行扫描速率，提高显示分辨率。
在一些可选的实施方式中，以图3所示的薄膜晶体管俯视示意图进行说明，如图3所示，沿第二方向b上，沟道区z的宽度dz与连接区fz2的宽度dfz2的比值为x，其中1＜x≤100。沟道区的宽度dz与连接区fz2的宽度dfz2的比值x越大，则连接区fz2的宽度dfz2相对于沟道区z的宽度dz减小的越多，相当于栅极t1与连接区fz2交叠面积减少的越多，进而对寄生电容的减小越有利。该实施方式中，沟道区z的宽度dz与连接区的宽度dfz2的比值x的最大值为100，连接区的宽度可选择范围大，在实际生产中可以根据具体的工艺需求设计沟道区的宽度和连接区的宽度的比值，以实现减小栅极与非沟道区的交叠面积，从而减小薄膜晶体管器件的寄生电容。
可选的，继续参考图3所示，沿第二方向b上连接区fz2的宽度dfz2为0.5μm～3μm。该实施方式中，至少一个连接区的宽度小于沟道区的宽度，减小了栅极与连接区的交叠面积，从而减小了寄生电容，提升薄膜晶体管器件性能可靠性；同时设置沿第二方向上连接区的宽度为0.5μm～3μm，避免了连接区的宽度过小(小于0.5μm)时，影响源漏极之间的导通性，该实施方式提供了一个比较宽泛的范围，在该范围之内能够保证薄膜晶体管器件正常的导通性能。
可选的，如图3、或图5所示，沿第二方向b上，第一连接区fz21的宽度dfz21和第二连接区fz22的宽度dfz22均小于沟道区z的宽度dz。在栅极与第一连接区和第二连接区均存在交叠区域时，在栅极与第一连接区的交叠区域和栅极与第二连接区的交叠区域内都存在寄生电容，该实施方式中，第一连接区和第二连接区的宽度均小于沟道区的宽度，相当于同时减小了栅极与第一连接区的交叠面积和栅极与第二连接区的交叠面积，减小了沟道区两侧的寄生电容，提升了薄膜晶体管器件性能。
可选的，沿第二方向上，第一连接区和第二连接区的宽度均小于沟道区的宽度，且第一连接区的宽度等于第二连接区的宽度。薄膜晶体管结构中，第一连接区和第二连接区分别位于沟道区的两侧，设计沿第二方向上，第一连接区的宽度等于第二连接区的宽度，减小了沟道区两侧的寄生电容，同时，氧化物半导体层中连接区的宽度尺寸一致，在刻蚀形成连接区的图案时，不需要多两个连接区进行区别设计，工艺相对简单。
继续参考图3所示，本发明中，沿第一方向a上，栅极t1的长度lt1与沟道区z的长度lz的差值为l，其中0μm≤l≤4μm。沿第一方向a上栅极t1的长度lt1与沟道区z的长度lz的差值l越小，栅极与非沟道区的交叠区域越小，薄膜晶体管的寄生电容越少。沿第一方向a上栅极t1的长度lt1与沟道区z的长度lz的差值l为0时，也即栅极t1的长度lt1与沟道区z的长度lz相等，在这种情况下，栅极t1与非沟道区没有交叠，此时理论上寄生电容为零。但实际制作过程中，常规的需要首先制作栅极层，然后在栅极之上制作栅极绝缘层，然后在栅极绝缘层之上制作氧化物半导体层，然后在氧化物半导体层之上制作刻蚀阻挡层，而刻蚀阻挡层覆盖的区域为沟道区，那么在栅极以沟道区所在膜层之间有其他膜层和多道制作工艺，膜层对位上较难保证沿第一方向上，栅极的长度刚好等于沟道区的长度，而本发明中保证栅极的长度与沟道区的长度小于等于4μm，能够在不改变薄膜晶体管器件结构情况下保证栅极与非沟道区的交叠面积较小，在此种情况下，进一步设置薄膜晶体管器件结构，即至少一个连接区的宽度小于沟道区的宽度，能够进一步减小了栅极与连接区(非沟道区)的交叠面积，进一步减小了寄生电容。
在一些可选的实施方式中，在薄膜晶体管中，沿第二方向上，设置至少一个连接区的宽度小于沟道区的宽度，从而减小了寄生电容，同时与连接区相连的电极区的宽度可以大于连接区的宽度，或者也可以等于连接区的宽度。
可选的，沿第二方向上，电极区的宽度大于连接区的宽度。两个电极区的宽度均大于与其相连的连接区的宽度，或者只有位于沟道区一侧的电极区的宽度均大于连接区的宽度。参考图3或图5所示，两个电极区的宽度均大于连接区的宽度，该实施方式中，在设置沿第二方向上，至少一个连接区的宽度小于沟道区的宽度，从而减小了寄生电容。同时保证与薄膜晶体管的源极或漏极电连接的电极区的宽度大于连接区的宽度，保证了电极区与源极或漏极的接触面积。
可选的，继续参考图3所示，沿第二方向b上，电极区fz1的宽度dfz1与连接区fz2的宽度dfz2的比值为y，其中1<y≤20。若电极区的宽度比连接区的宽度要小，则可能导致电极区与源极或漏极接触的性能变差，而影响薄膜晶体管器件的导通；若电极区的宽度与连接区的宽度的比值过大，在满足电极区与源极或漏极接触的性能的情况下不能带来更进一步的效果，反而可能会由于电极区过大而影响薄膜晶体管器件整体占据空间过大，进而影响薄膜晶体管应用时电路的设计。而电极区的宽度与连接区的宽度的比值在本发明提供的范围内，保证了电极区的宽度较大能够满足电极区与源极或漏极之间的接触性能，同时保证应用时薄膜晶体管器件整体占据空间较小。
可选的，沿第二方向上，电极区的宽度等于连接区的宽度。图6为本发明实施例提供的阵列基板中薄膜晶体管另一种可选实施方式俯视示意图。如图6所示，沿第二方向b上，电极区fz1的宽度等于连接区fz2的宽度，也即沿第二方向b上，位于沟道区两侧的非沟道区的宽度一致，且均小于沟道区的宽度。在底栅结构的薄膜晶体管中，制作过程通常为在氧化物半导体薄膜制作完成之后制作刻蚀阻挡薄膜，然后首先刻蚀出刻蚀阻挡层的图案后再进行氧化物半导体层的非沟道区的图案的刻蚀。该实施方式中，电极区的宽度等于连接区的宽度，也即在刻蚀沟道区两侧的非沟道区的图案时，不需要特殊的形状设计，仅保证沿第二方向上非沟道区的宽度小于沟道区的宽度即可，刻蚀非沟道区的掩膜板不需要进行特殊的形状设计，工艺相对简单。
可选的，沿第二方向上，第一电极区的宽度等于第二电极区的宽度。阵列基板的薄膜晶体管中，氧化物半导体层包括沟道区和位于沟道区两侧的非沟道区，非沟道区包括电极区和连接区，连接区包括第一连接区和第二连接区，电极区包括第一电极区和第二电极区，沿第二方向上，至少一个连接区的宽度小于沟道区的宽度，减小了栅极与非沟道区的交叠面积，减小了寄生电容。同时第一电极区的宽度等于第二电极区的宽度，氧化物半导体层中电极区的宽度尺寸一致，在刻蚀形成电极区的图案时，不用对两个电极区进行区别设计，简化了制作工艺。
需要说明的是，本发明中主要通过对氧化物半导体层的形状设计，以实现减小与栅极交叠的非沟道区的面积，进而实现减小薄膜晶体管器件的寄生电容。本发明中对于非沟道区中电极区和连接区所做的划分，只是为了更好的示意出本发明的技术方案和更清楚的描述技术效果。图7为本发明提供的阵列基板中氧化物半导体层一种可选实施方式俯视示意图，图7中示意出沿第二方向b上，非沟道区fz的宽度一致，但非沟道区fz的宽度小于沟道区z的宽度。图8为本发明提供的阵列基板中氧化物半导体层另一种可选实施方式俯视示意图，图8示意出对非沟道区fz的形状进行设计，保证沿第二方向b上，非沟道区fz中与沟道区z直接连接的部分的宽度小于沟道区z的宽度。本发明中氧化物半导体层的形状包括但不限于上述两种形状，主要保证对氧化物半导体层中与沟道区直接连接的部分的宽度小于沟道区的宽度即可实现本发明中减小寄生电容的技术效果。
本发明还提供一种阵列基板的制作方法，阵列基板包括多个薄膜晶体管，薄膜晶体管包括：栅极、氧化物半导体层和刻蚀阻挡层，图9为本发明实施例提供的阵列基板的制作方法的流程图，如图9所示，
步骤s101：制作栅极；
步骤s102：制作氧化物半导体层，氧化物半导体层包括沟道区和非沟道区，非沟道区包括电极区和连接区，电极区包括第一电极区和第二电极区，连接区包括第一连接区和第二连接区，第一电极区、第一连接区、沟道区、第二连接区和第二电极区沿第一方向依次排列，沿第二方向上，至少一个连接区的宽度小于沟道区的宽度，第二方向与第一方向相交，且第一方向和第二方向均与阵列基板平行；
步骤s103：在氧化物半导体层之上制作刻蚀阻挡层，氧化物半导体层被刻蚀阻挡层覆盖的区域为沟道区。
采用该实施方式制作的阵列基板可以参考图2至图6所示。本发明中，第一电极区、第一连接区、沟道区、第二连接区和第二电极区依次排列。栅极与半导体氧化物层交叠的区域包括沟道区和部分非沟道区，与栅极交叠的部分非沟道区域为第一连接区和/或第二连接区。即在位于沟道区两侧的第一连接区和第二连接区内均存在寄生电容。本发明中，沿第二方向上至少一个连接区的宽度小于沟道区的宽度，相当于减小了至少一个连接区沿第二方向上与栅极交叠的宽度，进而减小了栅极与至少一侧非沟道区的交叠面积，减小了寄生电容，提升了薄膜晶体管器件性能可靠性。
图10为本发明实施例提供的阵列基板的制作方法的一种可选实施方式流程图。图11为图10提供的阵列基板的制作方法各步骤结构示意图。如图10和图11所示，
步骤s201：制作栅极t1；可以采用物理气相沉积工艺制作栅极薄膜，然后采用刻蚀工艺刻蚀出栅极的图案，在栅极t1之上设置有栅极绝缘层201；栅极绝缘层的制作可以采用等离子体气相沉积工艺制作，栅极绝缘层201的制作材料可以包括氧化硅、氮化硅等。
步骤s202：制作氧化物半导体薄膜202，在氧化物半导体薄膜202之上制作刻蚀阻挡薄膜203；其中，氧化物半导体薄膜202可以采用物理气相沉积工艺制作，蚀阻挡薄膜203可以采用等离子体气相沉积工艺制作。
步骤s203：在刻蚀阻挡薄膜203之上进行光刻胶204的涂布、显影和曝光，通过控制曝光量，使光刻胶204形成薄胶区域204b和厚胶区域204h，薄胶区域204b的厚度小于厚胶区域204h的厚度，薄胶区域204b在氧化物半导体薄膜202的投影覆盖非沟道区fz，厚胶区域204h在氧化物半导体薄膜202的投影覆盖沟道区z；
步骤s204：对刻蚀阻挡薄膜203进行刻蚀，形成刻蚀阻挡薄膜的第一图案a1，第一图案a1覆盖氧化物半导体层t4；
步骤s205：对氧化物半导体薄膜202进行刻蚀，形成氧化物半导体层t4的图案a2；
步骤s206：对光刻胶204进行薄化处理，去除薄胶区域204b的光刻胶暴露部分第一图案a1，保留厚胶区域204h的光刻胶，厚胶区域204h覆盖的刻蚀阻挡薄膜203为薄膜晶体管的刻蚀阻挡层；其中，可以采用氧等离子体工艺对光刻胶进行薄化处理。
步骤s207：对第一图案a1进行刻蚀暴露非沟道区fz，也即再次对刻蚀阻挡薄膜203进行刻蚀暴露非沟道区fz，其中，非沟道区包括电极区和连接区，电极区包括第一电极区和第二电极区，连接区包括第一连接区和第二连接区，第一电极区、第一连接区、沟道区、第二连接区和第二电极区沿第一方向依次排列。
步骤s208：去除厚胶区域204h的光刻胶204，暴露刻蚀阻挡层t5，氧化物半导体层t4被刻蚀阻挡层t5覆盖的区域为沟道区z。
在步骤s208之后，阵列基板的制作方法还包括对非沟道区fz进行导电化处理，使非沟道区fz内的氧化物半导体导电化成为导体。其中导电化处理工艺可以采用包括氦、氩或者氮气等等离子体处理工艺。薄膜晶体管还包括源极和漏极，阵列基板的制作方法还包括制作在刻蚀阻挡层之上制作源漏极膜层，然后对源漏极膜层进行刻蚀形成薄膜晶体管的源极和漏极图案。该实施方式中，在刻蚀氧化物半导体层和刻蚀阻挡层时，通过对在刻蚀阻挡薄膜上涂覆的光刻胶，进行曝光量的控制，实现不同的曝光区域光刻胶厚度的不同，光刻胶涂覆的区域分为薄胶区和厚胶区，其中厚胶区覆盖最终的刻蚀阻挡层，而薄胶区覆盖薄膜晶体管的非沟道区，实现了采用同一道工艺制程制作氧化物半导体层和刻蚀阻挡层，简化了制作工艺，提高生产效率，节省工艺成本。
本发明还提供一种显示面板，包括本发明任意实施例提供的阵列基板。图12为本发明实施例提供的显示面板示意图。显示面板包括显示区aa和包围显示区aa的非显示区ba。本发明提供的显示面板可以是液晶显示面板或者有机发光显示面板。显示面板为液晶显示面板时，显示面板还包括与阵列基板相对设置的彩膜基板，在阵列基板和彩膜基板之间还设置有液晶层。显示面板为有机发光显示面板时，在阵列基板上方还设置有有机发光层，有机发光层包括多个有机发光器件，有机发光器件包括依次设置的阳极、发光层和阴极。本发明提供的显示面板中，薄膜晶体管器件的寄生电容相对较小，薄膜晶体管作为控制子像素的发光器件，降低了寄生电容引起子像素暗态不暗或亮态不亮的风险，进而降低了显示不均的风险，提升了显示效果。
通过上述实施例可知，本发明的阵列基板及其制作方法和显示面板，达到了如下的有益效果：
阵列基板中，薄膜晶体管的氧化物半导体层包括沟道区和非沟道区，非沟道区位于沟道区的两侧，其中，刻蚀阻挡层覆盖的区域为沟道区，非沟道区包括连接区和电极区，本发明中第一电极区、第一连接区、沟道区、第二连接区和第二电极区依次排列。栅极与半导体氧化物层交叠的区域包括沟道区和部分非沟道区，与栅极交叠的部分非沟道区域为第一连接区和/或第二连接区。即在位于沟道区两侧的第一连接区和第二连接区内均存在寄生电容。本发明中，沿第二方向上至少一个连接区的宽度小于沟道区的宽度，相当于减小了至少一个连接区沿第二方向上与栅极交叠的宽度，进而减小了栅极与至少一侧非沟道区的交叠面积，减小了寄生电容，提升了薄膜晶体管器件性能可靠性。
虽然已经通过例子对本发明的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上例子仅是为了进行说明，而不是为了限制本发明的范围。本领域的技术人员应该理解，可在不脱离本发明的范围和精神的情况下，对以上实施例进行修改。本发明的范围由所附权利要求来限定。