本公开属于半导体技术领域，涉及一种纳米线阵列围栅MOSFET结构及其制作方法。
背景技术：
随着集成电路特征尺寸越来越小，平面CMOS器件遇到了严重挑战，各种新器件结构应运而生，器件栅结构从传统的平面单栅发展到双栅、三栅到完全包裹沟道的围栅结构，栅控能力和控制短沟道效应的能力不断增强，具有准弹道传输特性的纳米线围栅结构的MOSFET由于具有极强的栅控能力和尺寸缩小的能力而受到广泛高度重视，成为5nm及以下技术代强有力的竞争者。
目前国内外已有研制成功的纳米线围栅器件的报道，大部分是以绝缘体硅(SOI，Silicon on Insulator)衬底为主，因为有天然的二氧化硅埋氧层作为隔离层，制作围栅结构更加容易。但是对应在SOI衬底上制作围栅结构具有如下缺陷：SOI衬底具有自加热效应和浮体效应；对应的源漏工程较为复杂；与传统体硅CMOS工艺的兼容度有限；以及成本还是比较高等。
硅、SiGe纳米线由于其制作工艺更兼容而受到人们的青睐，SiGe纳米线由于有更高的空穴迁移率是PMOSFET的首选。迄今为止，已报道的制作SiGe纳米线的工艺复杂，采用Si/SiGe交替外延的大马革士假栅工艺的成本昂贵，而且纳米线的尺寸缩小有一定的局限性。
因此，有必要提出一种易于集成的、制作工艺简单、与CMOS工艺兼容的纳米线围栅MOSFET器件结构及其制作方法。
技术实现要素：
(一)要解决的技术问题
本公开提供了一种纳米线阵列围栅MOSFET结构及其制作方法，以较好地解决以上所提出的技术问题。
(二)技术方案
根据本公开的一个方面，提供了一种纳米线阵列围栅MOSFET结构的制作方法，包括：在衬底上形成由浅沟槽隔离区分隔开的N型MOSFET区域和/或P型MOSFET区域，在衬底上淀积SiO2/α-Si硬掩膜；在衬底上光刻出纳米线图案，并重复交替采用各向异性和各向同性等离子体刻蚀形成多层纳米线堆叠的硅纳米线阵列结构；在硅纳米线阵列结构的每个硅纳米线上形成牺牲氧化层，以调控纳米线的尺寸及形状，然后去除牺牲氧化层；对于P型MOSFET区域，在硅纳米线上进行SiGe选择外延生长，SiGe上可选择覆盖Si膜作为保护膜，然后在设定温度下进行浓缩氧化，得到Ge高含量的SiGe纳米线阵列结构；以及在纳米线阵列结构中制作高K栅介质层和金属栅层；所述金属栅层包括第一金属栅层和第二金属栅层，第一金属栅层采用各向同性的等离子体掺杂N型(NMOSFET)和/或P型(PMOSFET)掺杂剂，第二金属栅层覆盖第一金属栅层并进行退火处理，形成界面偶极子，调节有效功函数。
在本公开的一些实施例中，在纳米线阵列结构中制作高K栅介质层和金属栅层包括：在N型MOSFET区域和/或P型MOSFET区域的衬底上方形成假栅叠层、围绕假栅叠层的栅极侧墙、以及源/漏区；去除N型MOSFET区域和/或P型MOSFET区域中的假栅叠层以在栅极侧墙内侧形成各自的栅极开口，使纳米线阵列结构的表面露出；在N型MOSFET区域和/或P型MOSFET区域各自的栅极开口处依次形成界面氧化物层、高K栅介质层与第一金属栅层；以及分别对N型MOSFET区域和P型MOSFET区域中的一个进行掩蔽，对另一个利用各向同性的等离子体掺杂在第一金属栅层中掺杂N型或P型掺杂剂，并控制等离子体的能量，使得掺杂的离子仅仅分布在第一金属栅层中，并根据期望的阈值电压控制掺杂剂量，第二金属栅层覆盖第一金属栅层并进行退火处理，形成界面偶极子，调节有效功函数。
在本公开的一些实施例中，交替采用各向异性和各向同性等离子体刻蚀形成多层纳米线堆叠的纳米线阵列结构的步骤中还包括：钝化步骤，该钝化步骤为：每步刻蚀后采用等离子体氧化暴露的纳米线结构的表面，以形成钝化膜；以及采用CF4各向异性等离子体去除衬底表面的钝化膜，以利后续刻蚀的顺利进行；和/或在形成高K栅介质层之后，在形成第一金属栅层之前还包括如下步骤：在完成高K栅介质层的制作后进行退火处理，以改善高K栅介质层的质量。
在本公开的一些实施例中，在N型MOSFET区域和/或P型MOSFET区域的衬底上方形成假栅叠层、围绕假栅叠层的栅极侧墙、以及源/漏区的步骤之后，还包括：形成硅化区，位于各自的源/漏区的表面；以及形成层间介质层，覆盖在各自的源/漏区的上方、栅极侧墙外表面周围以及假栅叠层的上方；所述假栅叠层包括：假栅介质和假栅导体，并且利用化学机械抛光平坦化层间介质层的表面并暴露假栅导体的顶部表面。
在本公开的一些实施例中，进行退火处理的条件如下：退火温度为350℃-450℃，退火时间为20min-90min。
在本公开的一些实施例中，SiGe浓缩氧化的温度介于750℃～950℃之间，时间为8小时～20小时；和/或SiGe选择外延生长的厚度介于5nm～20nm之间，覆盖Si膜的厚度介于0～3nm之间。
在本公开的一些实施例中，各向异性等离子体刻蚀采用HBr/Cl2/O2/He等离子体；和/或各向同性刻蚀采用SF6/He等离子体；和/或各向异性等离子体刻蚀的能量介于150W～350W之间；当采用HBr、Cl2等离子体进行各向异性等离子体刻蚀时，Cl2：HBr介于1∶1～1∶3之间，添加剂为O2；和/或各向同性等离子体刻蚀的能量介于300W～700W之间；当采用SF6、He进行各向同性等离子体刻蚀时，SF6：He介于1∶5～1∶20之间。
在本公开的一些实施例中，N型掺杂剂包括：磷和砷的氢化物、氟化物，为如下材料中的一种或其组合：磷烷，砷烷，五氟化磷，三氟化磷，五氟化砷或三氟化砷；和/或P型掺杂剂包括：硼的氢化物、氟化物或氯化物，为如下材料中的一种或其组合：B2H6、B4H10、B6H10、B10H14、B18H22、BF3或BCl3。
在本公开的一些实施例中，高K栅介质层的材料为如下材料的一种或其组合：ZrO2、ZrON、ZrSiON、HfZrO、HfZrON、HfON、HfO2、HfAlO、HfAlON、HfSiO、HfSiON、HfLaO或HfLaON；和/或第一金属栅层的材料为如下材料中的一种或其组合：TiN、TaN、MoN、WN、TaC或TaCN；和/或第二金属栅层包括多层金属材料，其中紧靠第一金属栅层的金属材料选择吸氧性能好的金属，包括：Ti，TiAl，Ta中的至少一种；然后是势垒阻挡层金属，包括：TiN，TaN，Ta，MoN，AlN或WN中的一种或两种；最后是填充金属，包括：W，Al，TiAl或Mo中的一种或两种；和/或高K栅介质层的厚度介于1.5nm～5nm之间；和/或第一金属栅层的厚度介于1nm～10nm之间。
根据本公开的另一个方面，提供了一种纳米线阵列围栅MOSFET结构，该结构采用本公开提到的任一种纳米线阵列围栅MOSFET结构的制作方法制得。
(三)有益效果
从上述技术方案可以看出，本公开提供的纳米线阵列围栅MOSFET结构及其制作方法，具有以下有益效果：
通过分别在N型MOSFET区域和P型MOSFET区域对应制作硅纳米线阵列结构和SiGe纳米线阵列结构，其中，硅纳米线阵列结构可由硅衬底采用各向同性等离子体刻蚀和各向异性等离子体刻蚀交替的方式刻蚀得到，SiGe纳米线阵列结构通过在硅纳米线上进行SiGe选择外延生长，SiGe上可选择覆盖Si膜作为保护膜，然后在预定温度下进行浓缩氧化得到；既保留了Si纳米线围栅NMOSFET电子的良好迁移率，又提高了SiGe纳米线围栅PMOSFET的空穴迁移率，与CMOS工艺完全兼容，工艺简单，成本较低，同时通过控制刻蚀参数更易于实现纳米线尺寸的缩小，并获得期望的纳米线圆形截面形貌，获得最佳的栅控特性和器件开关比。
附图说明
图1为根据本公开一实施例所示的纳米线阵列围栅MOSFET结构的制作方法流程图。
图2-图6为根据本公开一实施例所示的制作纳米线阵列围栅MOSFET结构的过程中的结构示意图。
图2为在衬底上沉积PE SiO2/α Si硬掩膜后沿着横截面剖开的剖面结构示意图。
图3为采用各向同性和各向异性等离子体刻蚀的方法交替进行刻蚀后形成多层纳米线堆叠的纳米线阵列结构后沿着横截面剖开的剖面结构示意图。
图4为在纳米线阵列结构的每根纳米线上形成牺牲氧化层后沿着横截面剖开的剖面结构示意图。
图5为在N型MOSFET区域和/或P型MOSFET区域的衬底上方形成假栅叠层、围绕假栅叠层的栅极侧墙、以及源/漏区后沿着纳米线轴向剖开的纵截面剖面结构示意图。
图6为在N型MOSFET区域和/或P型MOSFET区域各自的栅极开口处依次形成界面氧化物层、高K栅介质层和金属栅层后沿着图4中A-A面剖开的剖面结构示意图。
【附图说明】
10-衬底； 20-浅沟槽隔离区；
30-掩膜；
31-PE SiO2； 32-α Si；
40-纳米线阵列结构； 50-牺牲氧化层；
60-假栅叠层；
61-假栅介质； 62-假栅导体；
70-栅极侧墙； 80-层间介质层；
81-源区； 82-漏区；
91-界面氧化物层； 92-高K栅介质层；
93-第一金属栅层 94-第二金属栅层。
具体实施方式
本公开在于提供一种纳米线阵列围栅MOSFET结构及其制作方法，该纳米线阵列围栅MOSFET结构可以为易于集成的、与CMOS工艺兼容的Si纳米线围栅N型MOSFET器件结构或者SiGe纳米线围栅P型MOSFET器件结构，或者还可以是在CMOSFET器件中同时具有N型MOSFET区域和P型MOSFET区域，既保留了Si纳米线围栅NMOSFET电子的良好迁移率，又提高了SiGe纳米线围栅PMOSFET的空穴迁移率，与CMOS工艺完全兼容，工艺简单，成本较低，同时通过控制刻蚀参数更易于实现纳米线尺寸的缩小，并获得期望的纳米线圆形截面形貌，获得最佳的栅控特性和器件开关比。
为使本公开的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本公开进一步详细说明。
在本公开中，术语“半导体结构”指在经历制作半导体器件的各个步骤后形成的衬底和在衬底上已经形成的所有层或区域。术语“P型掺杂剂”是指用于P型MOSFET的可以增加有效功函数的掺杂剂。术语“N型掺杂剂”是指用于P型MOSFET的可以减小有效功函数的掺杂剂。术语“源/漏区”指一个MOSFET的源区和漏区二者。术语“介于之间”包含两个端点值。在下文的描述中，无论是否显示在不同实施例中，类似的部件采用相同或类似的附图标记表示。在各个附图中，为了清楚起见，附图中的各个部分没有按比例绘制。在可能导致对本公开的理解造成混淆时，将省略常规结构或构造。并且图中各部件的形状和尺寸不反映真实大小和比例，而仅示意本公开实施例的内容。附图图5和图6中栅极开口内的填充物采用相同的填充标记表示相同的结构。
需要说明的是，附图中，半导体结构均采用剖视图进行示意，横截面指的是纳米线的横截面。
在本公开的第一个示例性实施例中，提供了一种纳米线阵列围栅MOSFET的制作方法。
图1为根据本公开一实施例所示的纳米线阵列围栅MOSFET结构的制作方法流程图。
参照图1所示，本公开的纳米线阵列围栅MOSFET结构的制作方法，包括：
步骤S102：在衬底上形成由浅沟槽隔离区分隔开的N型MOSFET区域和/或P型MOSFET区域，在衬底上淀积SiO2/α-Si硬掩膜；
本公开的衬底10为常见的半导体衬底，可以是硅衬底、SOI衬底以及其他半导体衬底。由于在后续步骤中，分别在N型MOSFET区域和P型MOSFET区域对应制作硅纳米线阵列结构和SiGe纳米线阵列结构，在体硅衬底上制作纳米线相比在SOI衬底上制作纳米线有非常明显的优势，诸如：消除了SOI衬底的自加热效应和浮体效应；避免了复杂的源漏工程；体硅衬底成本低很多；与传统体硅CMOS工艺更加兼容等，因此本实施例中半导体衬底优选硅衬底。
由于本公开的纳米线阵列围栅MOSFET结构可以是单独的N型MOSFET器件结构，也可以是单独的P型MOSFET器件结构，或者是具有N型MOSFET区域和P型MOSFET区域的CMOSFET器件结构，因此，这里的“N型MOSFET区域和/或P型MOSFET区域”的含义表示上述三种器件结构中的任一种。
步骤S104：在衬底上光刻出纳米线图案，并交替采用各向异性和各向同性等离子体刻蚀形成一层硅纳米线结构；
图2为在衬底上沉积PE SiO2/α Si硬掩膜的沿着横截面方向剖开的剖面结构示意图。图3为采用各向同性和各向异性等离子体刻蚀的方法交替进行刻蚀后形成多层纳米线堆叠的纳米线阵列结构后沿着横截面剖开的剖面结构示意图。
纳米线材料选自Si、SiGe、Ge、III-V族、II-VI族、以及金属及其硅化物等。本实施例中以N型MOSFET区域中包含Si纳米线，P型MOSFET区域包含SiGe纳米线为例进行示例说明。
本实施例中，参照图2所示，光刻采用的掩膜为硬掩膜30，包括依次沉积的SiO231和αSi 32，本步骤S104中，形成硬掩膜30后，在硬掩膜上进行甩胶、曝光、显影等的光刻步骤，形成一层纳米线的图形，然后采用干法刻蚀的方法刻蚀掉硬掩膜30，然后去除光刻胶，并干法刻蚀形成体硅纳米线结构：各向异性刻蚀和各向同性刻蚀交替进行，期间每步刻蚀后需要用等离子体氧化暴露的纳米线结构的硅表面，以形成钝化膜，在紧接着的后续刻蚀中不损伤已形成的纳米线结构，实现对硅纳米线结构的保护。各向异性刻蚀采用HBr/Cl2/O2/He等离子体进行；各向同性刻蚀采用SF6/He等离子体进行；在钝化步骤中，利用氧等离子体进行氧化，然后采用CF4进行各向异性等离子体刻蚀，只去除半导体衬底表面的氧化硅钝化层，以利后续刻蚀的顺利进行，并且根据要求的纳米线结构尺寸及形状调节刻蚀功率、气体组份和刻蚀时间等参数。
其中，各向异性等离子体刻蚀采用HBr、Cl2、O2、He等离子体；各向同性刻蚀采用SF6、He等离子体。
本实施例中，各向异性等离子体刻蚀的能量介于150W～350W之间；Cl2：HBr介于1∶1～1∶3之间，还可以加添加剂O2。
本实施例中，各向同性等离子体刻蚀的能量介于300W～700W之间；SF6：He介于1∶5～1∶20之间。
步骤S106：重复进行等离子体刻蚀的步骤，得到多层纳米线堆叠的硅纳米线阵列结构；
本实施例中，该步骤S106得到的多层纳米线堆叠的硅纳米线阵列结构40参见图3所示，本实施例仅以3层纳米线堆叠的结构进行示意，但本公开不限制纳米线的层数。
步骤S108：在硅纳米线阵列结构的每根纳米线上形成牺牲氧化层，以调控纳米线的尺寸及形状，然后去除牺牲氧化层；
图4为在纳米线阵列结构的每根纳米线上形成牺牲氧化层后沿着横截面剖开的剖面结构示意图，此时纳米线横截面尺寸缩小，并接近圆形。
参照图4所示，在纳米线阵列结构的每根纳米线上形成牺牲氧化层50，以去除刻蚀损伤和进一步控制纳米线结构尺寸及形状，本实施例中，在硅纳米线阵列结构40中的每个纳米线上形成牺牲氧化层50之后，由于应力的作用，纳米线阵列结构40的尺寸和形状受到调控，得到如图4所示的圆形形状；然后去除牺牲氧化层。
步骤S110：对P型MOSFET区域，在硅纳米线上进行SiGe选择外延生长，SiGe上可选择覆盖Si保护薄膜，然后在设定温度下进行浓缩氧化，得到Ge高含量的SiGe纳米线阵列结构；
本实施例中，对P型MOSFET区域，在硅纳米线上进行SiGe选择外延生长，在SiGe上可选择覆盖或者不覆盖Si保护薄膜，然后在预定温度下进行浓缩氧化，内部Si向外扩散生成SiO2被消耗掉，Ge浓缩形成Ge高含量的SiGe纳米线阵列结构。
本实施例中，SiGe选择外延生长的厚度介于5nm～20nm之间，覆盖Si膜介于0～3nm之间，其中0表示不覆盖Si膜作为保护层；SiGe浓缩氧化的温度介于750℃～950℃之间，时间为8小时～20小时。
步骤S112：在N型MOSFET区域和/或P型MOSFET区域的衬底上方形成假栅叠层、围绕假栅叠层的栅极侧墙、以及源/漏区；
图5为在N型MOSFET区域和/或P型MOSFET区域的衬底上方形成假栅叠层、围绕假栅叠层的栅极侧墙、以及源/漏区后沿着纳米线轴向剖开纵截面结构示意图。
本实施例中，在MOSFET区域的衬底10的上方形成假栅叠层60、围绕假栅叠层的栅极侧墙70、以及源区81、漏区82，如图5所示。其中，对于N型MOSFET区域来说，纳米线阵列结构40为硅纳米线阵列结构，形成过程如步骤S102-S108所示；对于P型MOSFET区域来说，纳米线阵列结构40为SiGe纳米线阵列结构，形成过程如步骤S102-S110所示。
本实施例中，形成的假栅叠层60包括：假栅介质61和假栅导体62，假栅介质61的材料例如氧化硅，假栅导体62的材料可以是多晶硅，αSi等。
步骤S114：去除N型MOSFET区域和/或P型MOSFET区域中的假栅叠层以在栅极侧墙内侧形成各自的栅极开口，使纳米线阵列结构的表面露出；
本步骤中，通过去除N型MOSFET区域和/或P型MOSFET区域中位于栅极侧墙内侧的假栅叠层，在栅极侧墙内侧形成N型MOSFET区域和/或P型MOSFET区域各自的栅极开口，使得纳米线阵列结构的表面露出。
步骤S116：在N型MOSFET区域和/或P型MOSFET区域各自的栅极开口处依次形成界面氧化物层、高K栅介质层与第一金属栅层；
对于N型MOSFET区域，在硅纳米线阵列结构的周围依次沉积界面氧化物层、高K栅介质层、以及金属栅层；对于P型MOSFET区域，在SiGe纳米线阵列结构的周围依次沉积界面氧化物层、高K栅介质层、以及金属栅层。
图6为在N型MOSFET区域和/或P型MOSFET区域各自的栅极开口处依次形成界面氧化物层、高K栅介质层和金属栅层后沿着纳米线轴线剖开的纵截面结构示意图。参照图6所示，每个纳米线的周围依次沉积有界面氧化物层、高K栅介质层、以及金属栅层，由于界面氧化物层很薄，存在于纳米线和高K栅介质层的界面之间，图6中为了简化表达，并未示意出纳米线和高K栅介质层之间的界面氧化物层。
在其它的实施例中，在N型MOSFET区域和/或P型MOSFET区域的衬底上方形成假栅叠层、围绕假栅叠层的栅极侧墙、以及源/漏区的步骤之后，还包括：形成硅化区，位于各自的源/漏区的表面；以及形成层间介质层，覆盖在各自的源/漏区的上方、栅极侧墙外表面周围以及假栅叠层的上方；所述假栅叠层包括：假栅介质和假栅导体，并且利用化学机械抛光平坦化层间介质层的表面并暴露假栅导体的顶部表面。由于硅化区和层间介质层的设置属于常规手段，为了简化示意，这里仅在图6中标示了进行平坦化之后的层间介质层80，在图6中，栅极侧墙70也经过了平坦化处理，图中栅极侧墙70以相同的填充表示。
本实施例中，高K栅介质层的材料为如下材料的一种或其组合：ZrO2、ZrON、ZrSiON、HfZrO、HfZrON、HfON、HfO2、HfAlO、HfAlON、HfSiO、HfSiON、HfLaO或HfLaON。优选的，高K栅介质层的厚度介于1.5nm～5nm之间。
优选的，在形成高K栅介质层之后，在形成第一金属栅层之前还包括如下步骤：在完成高K栅介质层的制作后进行退火处理，以改善高K栅介质层的质量。
本实施例中，第一金属栅层的材料为如下材料中的一种或其组合：TiN、TaN、MoN、WN、TaC或TaCN。优选的，第一金属栅层的厚度介于1nm～10nm之间。
步骤S118：分别对N型MOSFET区域和P型MOSFET区域中的一个进行掩蔽，对另一个利用各向同性的等离子体掺杂在第一金属栅层中掺杂N型(NMOSFET)或P型(PMOSFET)掺杂剂离子，并控制等离子体的能量，使得掺杂离子仅仅分布在第一金属栅层中，并根据期望的阈值电压控制掺杂剂量；
本实施例中，N型MOSFET区域第一金属栅层的掺杂离子为能够减小有效功函数的N型掺杂剂；P型MOSFET区域第一金属栅的掺杂离子为能够增加有效功函数的P型掺杂剂。其中，N型掺杂剂包括：磷和砷的氢化物、氟化物，可以但不限于为如下材料中的一种或其组合：磷烷，砷烷，五氟化磷，三氟化磷，五氟化砷或三氟化砷；P型掺杂剂包括：硼的氢化物、氟化物或氯化物，可以但不限于为如下材料中的一种或其组合：B2H6、B4H10、B6H10、B10H14、B18H22、BF3或BCl3。
步骤S120：在掺杂后的第一金属栅层上形成第二金属栅层以填充栅极开口，并进行退火处理，形成界面偶极子，调节有效功函数，完成纳米线阵列围栅MOSFET结构的制作；
本实施例中，金属栅层包括第一金属栅层和第二金属栅层，第二金属栅层覆盖第一金属栅层以填充栅极开口，然后进行退火处理，形成界面偶极子，调节有效功函数。
本实施例中，第二金属栅层包括多层金属材料，其中紧靠第一金属栅层的金属材料选择吸氧性能好的金属，包括：Ti，TiAl，Ta中的至少一种；然后是势垒阻挡层金属，包括：TiN，TaN，Ta，MoN，AlN或WN中的一种或两种；最后是填充金属，包括：W，Al，TiAl或Mo中的一种或两种。
本实施例中，进行退火处理使掺杂离子扩散的条件为：退火温度为350℃～450℃，退火时间为20min～90min。
在本公开的第二个示例性实施例中，提供了一种纳米线阵列围栅MOSFET结构，该纳米线阵列围栅MOSFET结构由本公开所述的制作方法制得，参照图6所示，本公开的纳米线阵列围栅MOSFET结构，包括：
衬底10，其上有由浅沟槽隔离区20分隔开的N型MOSFET区域和/或P型MOSFET区域；源/漏区，位于N型MOSFET区域和/或P型MOSFET区域的边缘两侧；纳米线阵列结构40，为多层纳米线的堆叠结构，位于源区81与漏区82之间；在纳米线阵列结构40的每个纳米线周围依次形成有界面氧化物层91、高K栅介质层92、第一金属栅层93以及第二金属栅层94；以及栅极侧墙70，围绕在高K栅介质层91、第一金属栅层93、以及第二金属栅层94的周围；其中，N型MOSFET区域的纳米线阵列结构为硅纳米线阵列结构，包含多层堆叠的硅纳米线；P型MOSFET区域的纳米线阵列结构为SiGe纳米线阵列结构，包含多层堆叠的SiGe纳米线；金属栅层包括第一金属栅层93和第二金属栅层94，第一金属栅层采用各向同性的等离子体掺杂N型(NMOSFET)或P型(PMOSFET)掺杂剂，第二金属栅层94覆盖第一金属栅层93以填充栅极开口，然后经过退火处理，形成界面偶极子，调节有效功函数。
在其它的实施例中，在N型MOSFET区域和/或P型MOSFET区域的衬底上方形成假栅叠层、围绕假栅叠层的栅极侧墙、以及源/漏区的步骤之后，还包括：形成硅化区，位于各自的源/漏区的表面；以及形成层间介质层80，覆盖在各自的源/漏区的上方、栅极侧墙外表面周围以及假栅叠层的上方；所述假栅叠层包括：假栅介质和假栅导体，并且利用化学机械抛光平坦化层间介质层80的表面并暴露假栅导体的顶部表面。由于S/D硅化区为常规工艺，这里并未在图中标示。需要说明的是，该纳米线阵列围栅MOSFET结构可以是NMOSFET结构，对应的制备方法中不含有制备SiGe纳米线的步骤，并且在第一金属栅层中进行掺杂的离子为N型掺杂剂；该纳米线阵列围栅MOSFET结构也可以是PMOSFET结构，对应的制备方法中含有制备SiGe纳米线的步骤，并且在第一金属栅层中进行掺杂的离子为P型掺杂剂；该纳米线阵列围栅MOSFET结构还可以是CMOSFET结构，对应的制备方法中同时具有N型MOSFET区域和P型MOSFET区域的制作步骤，并且在N型MOSFET区域和P型MOSFET区域各自的第一金属栅层中对应进行N型掺杂剂和P型掺杂剂的各向同性等离子体掺杂。
综上所述，本公开提供了一种纳米线阵列围栅MOSFET及其制作方法，通过分别在N型MOSFET区域和P型MOSFET区域对应制作硅纳米线阵列结构和SiGe纳米线阵列结构，其中，硅纳米线阵列结构可由硅衬底采用各向同性等离子体刻蚀和各向异性等离子体刻蚀交替的方式刻蚀得到，SiGe纳米线阵列结构通过在硅纳米线上进行SiGe选择外延生长，SiGe上可选择覆盖Si膜作为保护膜，然后在预定温度下进行浓缩氧化得到；既保留了Si纳米线围栅NMOSFET电子的良好迁移率，又提高了SiGe纳米线围栅PMOSFET的空穴迁移率，与CMOS工艺完全兼容，工艺简单，成本较低，同时通过控制刻蚀参数更易于实现纳米线尺寸的缩小，并获得期望的纳米线圆形截面形貌，获得最佳的栅控特性和器件开关比。
需要说明的是，单词“包含”或“包括”不排除存在未列在权利要求中的元件或步骤。位于元件之前的单词“一”或“一个”不排除存在多个这样的元件。
说明书与权利要求中所使用的序数例如“第一”、“第二”、“第三”等的用词，以修饰相应的元件，其本身并不意味着该元件有任何的序数，也不代表某一元件与另一元件的顺序、或是制造方法上的顺序，该些序数的使用仅用来使具有某命名的一元件得以和另一具有相同命名的元件能做出清楚区分。
此外，除非特别描述或必须依序发生的步骤，上述步骤的顺序并无限制于以上所列，且可根据所需设计而变化或重新安排。并且上述实施例可基于设计及可靠度的考虑，彼此混合搭配使用或与其他实施例混合搭配使用，即不同实施例中的技术特征可以自由组合形成更多的实施例。
以上所述的具体实施例，对本公开的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本公开的具体实施例而已，并不用于限制本公开，凡在本公开的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本公开的保护范围之内。