1.一种纳米线阵列围栅MOSFET结构的制作方法，包括：
在衬底上形成由浅沟槽隔离区分隔开的N型MOSFET区域和/或P型MOSFET区域，在所述衬底上淀积SiO2/α-Si硬掩膜；
在衬底上光刻出纳米线图案，并重复交替采用各向异性和各向同性等离子体刻蚀形成多层纳米线堆叠的硅纳米线阵列结构；
在硅纳米线阵列结构的每个硅纳米线上形成牺牲氧化层，以调控纳米线的尺寸及形状，然后去除牺牲氧化层；
对于P型MOSFET区域，在硅纳米线上进行SiGe选择外延生长，SiGe上可选择覆盖Si膜作为保护膜，然后在设定温度下进行浓缩氧化，得到Ge高含量的SiGe纳米线阵列结构；以及
在纳米线阵列结构中制作高K栅介质层和金属栅层；所述金属栅层包括第一金属栅层和第二金属栅层，第一金属栅层采用各向同性的等离子体掺杂N型(NMOSFET)和/或P型(PMOSFET)掺杂剂，第二金属栅层覆盖第一金属栅层并进行退火处理，形成界面偶极子，调节有效功函数。
2.根据权利要求1所述的制作方法，其中，所述在纳米线阵列结构中制作高K栅介质层和金属栅层包括：
在N型MOSFET区域和/或P型MOSFET区域的衬底上方形成假栅叠层、围绕假栅叠层的栅极侧墙、以及源/漏区；
去除N型MOSFET区域和/或P型MOSFET区域中的假栅叠层以在栅极侧墙内侧形成各自的栅极开口，使纳米线阵列结构的表面露出；
在N型MOSFET区域和/或P型MOSFET区域各自的栅极开口处依次形成界面氧化物层、高K栅介质层与第一金属栅层；以及
分别对N型MOSFET区域和P型MOSFET区域中的一个进行掩蔽，对另一个利用各向同性的等离子体掺杂在第一金属栅层中掺杂N型或P型掺杂剂，并控制等离子体的能量，使得掺杂的离子仅仅分布在第一金属栅层中，并根据期望的阈值电压控制掺杂剂量，第二金属栅层覆盖第一金属栅层并进行退火处理，形成界面偶极子，调节有效功函数。
3.根据权利要求2所述的制作方法，其中：
所述交替采用各向异性和各向同性等离子体刻蚀形成多层纳米线堆叠的纳米线阵列结构的步骤中还包括：
钝化步骤，该钝化步骤为：每步刻蚀后采用等离子体氧化暴露的纳米线结构的表面，以形成钝化膜；以及
采用CF4各向异性等离子体去除衬底表面的钝化膜，以利后续刻蚀的顺利进行；和/或
所述在形成高K栅介质层之后，在形成第一金属栅层之前还包括如下步骤：在完成高K栅介质层的制作后进行退火处理，以改善高K栅介质层的质量。
4.根据权利要求2所述的制作方法，其中，所述在N型MOSFET区域和/或P型MOSFET区域的衬底上方形成假栅叠层、围绕假栅叠层的栅极侧墙、以及源/漏区的步骤之后，还包括：形成硅化区，位于各自的源/漏区的表面；以及形成层间介质层，覆盖在各自的源/漏区的上方、栅极侧墙外表面周围以及假栅叠层的上方；所述假栅叠层包括：假栅介质和假栅导体，并且利用化学机械抛光平坦化层间介质层的表面并暴露假栅导体的顶部表面。
5.根据权利要求2所述的制作方法，其中，所述进行退火处理的条件如下：退火温度为350℃-450℃，退火时间为20min-90min。
6.根据权利要求1所述的制作方法，其中：
所述SiGe浓缩氧化的温度介于750℃～950℃之间，时间为8小时～20小时；和/或
所述SiGe选择外延生长的厚度介于5nm～20nm之间，覆盖Si膜的厚度介于0～3nm之间。
7.根据权利要求1所述的制作方法，其中：
所述各向异性等离子体刻蚀采用HBr/Cl2/O2/He等离子体；和/或
所述各向同性刻蚀采用SF6/He等离子体；和/或
各向异性等离子体刻蚀的能量介于150W～350W之间；当采用HBr、Cl2等离子体进行各向异性等离子体刻蚀时，Cl2∶HBr介于1∶1～1∶3之间，添加剂为O2；和/或
各向同性等离子体刻蚀的能量介于300W～700W之间；当采用SF6、He进行各向同性等离子体刻蚀时，SF6∶He介于1∶5～1∶20之间。
8.根据权利要求1所述的制作方法，其中：
所述N型掺杂剂包括：磷和砷的氢化物、氟化物，为如下材料中的一种或其组合：磷烷，砷烷，五氟化磷，三氟化磷，五氟化砷或三氟化砷；和/或
所述P型掺杂剂包括：硼的氢化物、氟化物或氯化物，为如下材料中的一种或其组合：B2H6、B4H10、B6H10、B10H14、B18H22、BF3或BCl3。
9.根据权利要求1所述的制作方法，其中：
所述高K栅介质层的材料为如下材料的一种或其组合：ZrO2、ZrON、ZrSiON、HfZrO、HfZrON、HfON、HfO2、HfAlO、HfAlON、HfSiO、HfSiON、HfLaO或HfLaON；和/或
所述第一金属栅层的材料为如下材料中的一种或其组合：TiN、TaN、MoN、WN、TaC或TaCN；和/或
所述第二金属栅层包括多层金属材料，其中紧靠第一金属栅层的金属材料选择吸氧性能好的金属，包括：Ti，TiAl，Ta中的至少一种；然后是势垒阻挡层金属，包括：TiN，TaN，Ta，MoN，A1N或WN中的一种或两种；最后是填充金属，包括：W，Al，TiAl或Mo中的一种或两种；和/或
所述高K栅介质层的厚度介于1.5nm～5nm之间；和/或
所述第一金属栅层的厚度介于1nm～10nm之间。
10.一种纳米线阵列围栅MOSFET结构，该结构采用权利要求1至9任一项所述的制作方法制得。