本发明涉及信息技术存储领域，特别提供了一种铁电多逻辑态存储单元及其读/写/擦除操作方法。
背景技术：
铁电存储器具有工作温度范围宽、读写速度快、抗疲劳、功耗低、抗辐射等优点，在军民用领域引起了高度关注。铁电存储器基于铁电薄膜电畴的取向来进行数据存储，在外电场或者力场等的作用下通过电畴的翻转可以实现二进制“1”和“0”的转换。然而在器件小型化的趋势下，当器件存储单元尺寸小于130nm时，目前读出电路基本无法识别存储单元中所存储的逻辑信息，严重地阻碍了铁电存储器向高密度方向发展。
铁电畴壁作为铁性材料中不同均匀畴的分界面，是一种非常典型的二维界面，在数据存储器件方面具有非常诱人的潜力，衍生出了“Domain wall nanoelectronics”（铁电畴壁电子器件）概念。铁电体畴壁是两个可切换的自发极化方向的铁电畴状态之间的纳米级过渡，并且可以通过外界调控改变位置、形状，甚至固有的性质。自2009年在绝缘体铁电氧化物中发现某些特殊类型畴壁具有导电性之后，学者们掀起了对铁电畴壁导电性研究的热潮，并基于导电/非导电时的阻态，提出了铁电畴壁存储器的构想。如中国发明专利（申请号分别为CN201510036586.1、CN201510036526.X、CN201710362281.9）中基于导电铁电畴壁的写入和擦除来实现二进制逻辑态的存储，美国发明专利（US15285332、US14256391）中基于结构性铁电畴壁的导电性能以及使用交流电来提高畴壁导电性，以及美国发明专利（US12839411）中采用特殊结构通过控制电压值大小来实现铁电材料中不同铁电畴壁的生成等，这些关于铁电畴壁的研究极大地促进了铁电畴壁存储器的实际应用。然而，目前铁电存储器在多逻辑铁电存储中依然面临着严峻的问题，尤其是铁电畴壁的可控性方面还需要提高。以美国发明专利（US12839411）所述的
技术实现要素：
为例，其针对5nm-25nm厚BiFeO3、BaTiO3薄膜中铁电畴壁的控制进行了设计，但在实际操作过程中，由于其中铁电畴壁的存在依赖于薄膜内部缺陷以及畴壁的写入方式，致使设计结构中针对铁电畴壁形成的位置并不明确，虽然在理论上可以实现多逻辑态存储，但是对于铁电畴壁的导电性能可控性并较差，尤其是其通过控制电压的大小来实现铁电畴壁的形成，致使铁电薄膜中畴壁的位置、构型以及厚度难以控制。通过电压值的大小很难实现非平行电极电场作用下铁电畴壁的厚度，该设计中铁电畴壁的厚度会明显大于普通畴壁的厚度，将直接制约铁电畴壁的导电性能以及铁电畴壁在薄膜中的数量，进而限制了铁电畴壁存储的多逻辑态存储性能；同时该铁电畴壁存储多逻辑态存储性能的实现强烈地依赖于其中介电材料的介电性能，更是限制了该类铁电畴壁存储的发展，到目前为止还没有该类型的铁电畴壁存储器原理型器件被研发出来。
目前多逻辑态畴壁存储研究中，主要是通过铁电畴壁的构型（71°、90°、107°、180°）、长度、数量来实现，然而针对铁电畴壁的写入方面有许多问题需要解决，如何有效地控制铁电畴壁的数量、密度等是需要解决的关键问题。
发明内容
为此本发明的目的在于提供一种铁电多逻辑态存储单元及其读/写/擦除操作方法 ，采用氧化物电极夹持铁电外延铁电薄膜，同时金属电极穿过氧化物电极与外延铁电薄膜接触，通过控制写入电压脉冲的作用时间来控制铁电薄膜内部铁电电畴的成核以及铁电畴壁的运动，使得形成的铁电畴壁类似于波浪一样从金属电极与铁电薄膜接触位置向四周运动；通过改变电压脉冲的方向来翻转电畴，产生新的畴壁并向外运动；通过控制电压脉冲的作用时间，控制畴壁运动距离，使得畴壁之间不会相互影响。由于铁电畴壁具有导电性能，使得通过控制铁电畴壁的密度能够达到控制存储单元中电阻值的目的。这种结构设计能够控制铁电薄膜中电畴成核的位置，并能通过脉冲电压的作用时间控制铁电畴壁的运动位置，能够有效提高铁电畴壁位置的控制以及存储单元中存储数据的稳定性能，能够有效地提高基于铁电畴壁存储数据的器件的存储密度，促进多逻辑态铁电畴壁存储器件的应用。
本发明采用以下技术方案：
一种铁电多逻辑态存储单元，包括依次堆叠的第一下电极（112）、下介电层（1222）（1221）、下介电层（1222）、第二下电极（132）、铁电薄膜层（140）、第二上电极（131）、上介电层（1211）、上介电层（1212）、第一上电极（111），其特征在于，下介电层（1222）（1221）和下介电层（1222）为一个整体，第一下电极（112）从下介电层（1222）中间穿过，上介电层（1211）和上介电层（1212）为一个整体，第一上电极（111）从上介电层中间穿过。
其中，第一下电极（112）穿过下介电层（1221和1222）与第二下电极（132）相连接，第一上电极（111）穿过上介电层（1211）和上介电层（1212）与第二上电极（131）相连接。
其中，第一下电极（112）与第二下电极（132）相连接的面积小于第二下电极（132）的面积。
其中，第一上电极（111）与第二上电极（131）相连接的面积小于第二上电极（131）的面积。
所述的铁电薄膜外延生长于第二下电极（132），第二上电极（131）外延生长于铁电薄膜。
所述的铁电薄膜的极化方向与第二下电极（132）和第二上电极（131）法线方向夹角大于或者等于0°且小于90°。
所述的第二上电极（131）的厚度大于或者等于1nm且小于或者等于20nm。
所述的第一上电极（111）的厚度大于或者等于1nm且小于或者等于20nm。
所述的铁电薄膜的厚度大于或者等于1nm且小于或者等于200nm。
所述的下介电层（1221和1222）的厚度大于或者等于1nm且小于或者等于20nm。
所述的上介电层（1211和1212）的厚度大于或者等于1nm且小于或者等于20nm。
所述的铁电薄膜的材料可以为钛酸铅、钛酸锆铅、铁酸铋、掺杂铁酸铋、钛酸钡、掺杂钛酸钡、铁酸镥、掺杂铁酸镥、铁酸镓、掺杂铁酸镓中的一种或者几种构成。
所述的下介电层（1221和1222）的材料为氧化铪、掺杂氧化铪、钛酸锶、钛酸钡、氧化硅、掺杂氧化硅、氧化镁、氧化铝、钛酸钙、钛酸镁、白宝石、尖晶石、氧化钛、云母、石英、氧化铍、尖晶石、蓝宝石、砷化钾、红宝石、硅中的一种或者几种构成。
所述的上介电层（1211和1212）的材料为氧化铪、掺杂氧化铪、钛酸锶、钛酸钡、氧化硅、掺杂氧化硅、氧化镁、氧化铝、钛酸钙、钛酸镁、白宝石、尖晶石、氧化钛、云母、石英、氧化铍、尖晶石、蓝宝石、砷化钾、红宝石、硅中的一种或者几种构成。
所述的第二下电极（132）和第二上电极（131）为钌酸锶、掺杂钛酸锶、镧锶锰氧、掺铌钛酸锶、氧化铟锡、掺杂Si中的一种或者几种构成。
所述的第一下电极（112）和第一上电极（111）为金、银、铜、铝、铂、碳纳米管中的一种或者几种构成。
所述的该基于畴壁密度来存储数据的非读取铁电存储单元可以存储的逻辑存储态数量为3-16。
所述的逻辑存储态的写入操作是在第一下电极（112）和第一上电极（111）之间加载写入电压，通过控制写入电压的作用时间来控制铁电薄膜中电畴翻转区域的大小，在铁电薄膜中形成铁电畴壁，通过改变电场的方向并控制电场作用的时间，可以在已经翻转的电畴区域内部再使一部分电畴翻转，形成更多的铁电畴壁，从而是铁电薄膜内部的畴壁密度提高。
所述的逻辑存储态的读取是在第一下电极和第一上电极（111）之间加载读取定电压，通过读取电流的大小来识别逻辑存储态的。
所述的读取时的读取定电压小于写入逻辑存储态时的写入电压。
所述的逻辑存储态的擦除操作是在第一下电极和第一上电极（111）之间加载擦除电压，通过控制擦除电压的作用时间来控制铁电薄膜中电畴翻转，使整个铁电薄膜成为单畴。
所述的擦除操作的电压方向不同时，会得到两个极化方向不同的单畴状态，这两个单畴状态可以分别表示一个逻辑存储态。
本发明产生的有益效果：
本发明提供了一种铁电多逻辑态存储单元及其读/写/擦除操作方法 ，采用氧化物电极夹持铁电外延铁电薄膜，同时金属电极穿过氧化物电极与外延铁电薄膜接触，通过控制写入电压脉冲的作用时间来控制铁电薄膜内部铁电电畴的成核以及铁电畴壁的运动，使得形成的铁电畴壁类似于波浪一样从金属电极与铁电薄膜接触位置向四周运动；通过改变电压脉冲的方向来翻转电畴，产生新的畴壁并向外运动；通过控制电压脉冲的作用时间，控制畴壁运动距离，使得畴壁之间不会相互影响。由于采用导电性极好的金属来制备第一上电极和第一下电极，并且第一上电极和第一下电极直接于铁电薄膜接触，该接触处铁电薄膜与第一上电极和第一下电极非外延生长，使得缺陷等聚集，在脉冲电压写入的过程中是电畴成核将开始于该接触处，有效地控制了铁电电畴的成核位置。由于铁电畴壁具有导电性能，而通过脉冲电压方向和作用时间的控制，能够达到通过控制铁电畴壁的密度控制存储单元中电阻值的目的。这种结构设计能够控制铁电薄膜中电畴成核的位置，并能通过脉冲电压的作用时间控制铁电畴壁的运动位置，能够有效提高铁电畴壁位置的控制以及存储单元中存储数据的稳定性能，能够有效地提高基于铁电畴壁存储数据的器件存储密度的提高，促进多逻辑态铁电畴壁存储器件的应用。
附图说明
下面结合附图及实施方式对本发明作进一步详细的说明。
图1为一种铁电多逻辑态存储单元的截面结构示意图，其中极化向下（151），极化向上（152）。
图2为一种铁电多逻辑态存储单元的畴壁写入控制方式示意图，其中铁电畴壁（160）。
如图3为如图2c所示的逻辑存储态时，铁电薄膜内部铁电畴壁的俯视截面示意图。
如图4为不同写入操作以后，不同畴壁密度的逻辑存储态，在施加扫描电压读取得到的各逻辑存储态的电流-电压关系图，如图中所示最终得到了5个不同的逻辑存储态。
具体实施方式
下面介绍的是本发明的多个可能实施例中的一些，旨在提供对本发明的基本了解，并不旨在确认本发明的关键或决定性的要素或限定所要保护的范围。
在附图中，为了清楚起见，夸大了层和区域的厚度，图示中的各部分之间的尺寸比例关系并不反映实际的尺寸比例关系。
在以下实施例中，为了描述的清楚，示例性地给出了电畴方向或者极化方向，但是应当理解到，铁电存储器的电畴方向或极化方向并不限于如图所示实施例示出的方向。
实施案1
图1所示为一种铁电多逻辑态存储单元的截面结构示意图。如图1中所示为一种铁电多逻辑态存储单元，包括依次堆叠的第一下电极（112）、下介电层（1222）（1221）、下介电层（1222）、第二下电极（132）、铁电薄膜层（140）、第二上电极（131）、上介电层（1211）、上介电层（1212）、第一上电极（111），其特征在于，下介电层（1222）（1221）和下介电层（1222）为一个整体，第一下电极（112）从下介电层（1222）中间穿过，上介电层（1211）和上介电层（1212）为一个整体，第一上电极（111）从上介电层中间穿过。
首先在衬底上刻蚀，然后生长第一下电极，之后再次刻蚀生长下介电层（1222），再次刻蚀之后生长第二电极，经再次刻蚀处理以后沉积铁电薄膜。铁电薄膜外延生长于第二下电极（132），第二上电极（131）外延生长于铁电薄膜，之后再第二上电极上沉积上介电层（1211），经刻蚀处理以后再次制备第一上电极（111）。铁电薄膜的极化方向与第二下电极（132）和第二上电极（131）法线方向夹角大于或者等于0°且小于90°。第二上电极（131）的厚度大于或者等于1nm且小于或者等于20nm。第一上电极（111）的厚度大于或者等于1nm且小于或者等于20nm。铁电薄膜的厚度大于或者等于1nm且小于或者等于200nm。第一下电极（112）穿过下介电层（1221和1222）与第二下电极（132）相连接，第一上电极（111）穿过上介电层（1211）和上介电层（1212）与第二上电极（131）相连接。第一下电极（112）与第二下电极（132）相连接的面积小于第二下电极（132）的面积。第一上电极（111）与第二上电极（131）相连接的面积小于第二上电极（131）的面积。下介电层（1221和1222）的材料为钛酸锶，厚度为5-10nm。上介电层（1211和1212）为钛酸锶，厚度为6-12nm。铁电薄膜的材料为钛酸锆铅。第二下电极（132）和第二上电极（131）为钌酸锶。第一下电极（112）和第一上电极（111）为碳纳米管。
图2所示为图1所示一种铁电多逻辑态存储单元的畴壁写入控制方式示意图。操作电压Vwrite1、Vwrite2、Vwrite3、Vwrite4为脉冲电压。首先在Vwrite1脉冲电压的作用下铁电薄膜被整体极化（极化向上152），之后施加Vwrite2脉冲电压作用。Vwrite2脉冲电压作用时间明显短于Vwrite1脉冲电压作用时间，且方向与Vwrite1相反，在铁电薄膜单畴的内部会形成方向相反的另一电畴（极化向下151），使得铁电薄膜成为多畴结构，同时铁电薄膜内部形成铁电畴壁（160），该存储单元从如图2a的逻辑存储态变为如图2b中所示的逻辑存储态。如此，施加Vwrite3脉冲电压，那么在铁电薄膜中将出现如图2c的逻辑存储态。施加Vwrite4脉冲电压，那么在铁电薄膜中将出现如图2d的逻辑存储态。
如图3为如图2c所示的逻辑存储态时，铁电薄膜内部铁电畴壁的示意图。
如图4为不同写入操作以后，不同畴壁密度的逻辑存储态，在施加电压扫描是读取得到的各逻辑存储态的电流-电压关系图，如图中所示最终得到了5个不同的逻辑存储态。
实施例2
实施例2中存储单元的结构与实施例1中的结构相同，不同之处为下介电层（1221和1222）的材料为钛酸钡，厚度为10nm。上介电层（1211和1212）为钛酸锶，厚度18nm。铁电薄膜的材料为钛酸铅，在该存储单元中可以得到10不同的逻辑态。
实施例3
实施例3中存储单元的结构与实施例1中的结构相同，不同之处为下介电层（1221和1222）的材料为钛酸锶，厚度为8nm。上介电层（1211和1212）为钛酸钡，厚度8nm。铁电薄膜的材料为钛酸钡，在该存储单元中可以得到12不同的逻辑态。
实施例4
实施例3中存储单元的结构与实施例1中的结构相同，不同之处为下介电层（1221和1222）的材料为氧化镁，厚度为8nm。上介电层（1211和1212）为氧化钛，厚度8nm。铁电薄膜的材料为钛酸钡，在该存储单元中可以得到16不同的逻辑态。