半导体结构的制造方法与流程

本公开实施例系有关于半导体技术，且特别是有关于半导体结构的制造方法。

背景技术：

半导体集成电路(integratedcircuit，ic)工业已经历了快速成长。在集成电路材料和设计上的技术进步已产生了数代集成电路，每一代都比前一代具有更小且更复杂的电路。在集成电路的发展史中，功能密度(即每一芯片区互连的装置数目)增加，同时几何尺寸(即制造过程中所产生的最小的组件(或线路))缩小。此元件尺寸微缩化的工艺一般来说具有增加生产效率与降低相关费用的益处。

技术实现要素：

在一些实施例中，提供半导体结构的制造方法，此方法包含在半导体结构中形成凹口，其中凹口包含侧壁和底表面；使用化学气相沉积工艺在侧壁和底表面上沉积氮化硅间隙填充层，其中化学气相沉积工艺使用低反应性粘附系数分子以及第一组辅助气体；以及在氮化硅间隙填充层上进行处理工艺，其中处理工艺包含将氮化硅间隙填充层暴露于第二组辅助气体。

在一些其他实施例中，提供半导体结构，半导体结构包含基底；第一鳍和第二鳍从基底突出；栅极电极形成于第一鳍和第二鳍上；以及间隙填充层形成于栅极电极中以及第一鳍与第二鳍之间，其中间隙填充层包含通过使用流动式化学气相沉积工艺形成的氮化硅层，并暴露于一种或多种等离子体活化辅助气体。

在另外一些实施例中，提供半导体结构的制造方法，此方法包含在基底上方形成导电结构；蚀刻导电结构以形成开口；通过使用低反应性粘附系数分子和第一组辅助气体的流动式化学气相沉积工艺在开口中沉积间隙填充层的第一子层；将第一子层暴露于第二组辅助气体；在第一子层上方沉积间隙填充层的第二子层，其中第二子层由流动式化学气相沉积工艺形成；以及将第二子层暴露于第二组辅助气体。

附图说明

根据以下的详细说明并配合所附附图可以更加理解本公开实施例。应注意的是，根据本产业的标准惯例，图示中的各种部件(feature)并未必按照比例绘制。事实上，可能任意的放大或缩小各种部件的尺寸，以做清楚的说明。

图1为依据一些实施例的半导体结构的剖面示意图。

图2为依据一些实施例的在沉积盖膜(capfilm)之后，半导体结构的剖面示意图。

图3为依据一些实施例的在将金属硬掩模层图案化之后，半导体结构的剖面示意图。

图4为依据一些实施例的在使用金属硬掩模作为蚀刻掩模蚀刻介电层之后，半导体结构的剖面示意图。

图5为依据一些实施例的在移除金属硬掩模层之后，半导体结构的剖面示意图。

图6为依据一些实施例的在暴露的表面上沉积介电衬垫之后，半导体结构的剖面示意图。

图7为依据一些实施例的在沉积和原位(in-situ)处理工艺期间，低反应性粘附系数(reactivestickingcoefficient，rsc)分子和辅助气体的分子结构的例示性化学变化的示意图。

图8为依据一些实施例的在形成sinx间隙填充层的第一子层之后，半导体结构的剖面示意图。

图9为依据一些实施例的在形成sinx间隙填充层的第二子层之后，半导体结构的剖面示意图。

图10为依据一些实施例的在以sinx间隙填充层填充沟槽之后，半导体结构的剖面示意图。

图11为依据一些实施例的具有沟槽的半导体基底的剖面示意图。

图12为依据一些实施例的在沟槽中沉积sinx间隙填充层之后，半导体结构的剖面示意图。

图13为依据一些实施例的鳍式场效晶体管(finfield-effecttransistor，finfet)的等角视图。

图14为依据一些实施例的在沉积增强的间隙填充层之后，鳍式场效晶体管结构的剖面示意图。

图15为依据一些实施例的在金属栅极取代工艺以及沉积增强的间隙填充层之后，鳍式场效晶体管结构的剖面示意图。

图16为依据一些实施例的使用多步骤沉积和原位处理工艺形成增强的间隙填充层的例示性方法的流程图。

附图标记说明：

100、1100、1300半导体结构

102、1102、1302基底

104蚀刻停止层

106介电层

202金属硬掩模层

402、1104、1404、1507沟槽

602介电衬垫

702、704、706视图(分子结构)

802、1202、1406、1508间隙填充层

802a第一子层

802b第二子层

1304鳍

1306隔离结构

1308栅极结构

1310d漏极区

1310s源极区

1312沟道区

1314、1318顶表面

1315栅极介电结构

1317栅极电极

1320硬掩模

1331、1341切面

1501金属栅极结构

1502金属栅极电极

1504保护层

1506覆盖层

1600方法

1602、1604、1606、1608、1610、1612操作

d、dt深度

h堆叠高度

hf鳍高度

hg栅极高度

l栅极长度

ta、tb、td厚度

w、wb、wt宽度

wf鳍宽度

ws鳍间隔

具体实施方式

要了解的是以下的公开内容提供许多不同的实施例或范例，以实施提供的主体的不同部件。以下叙述各个构件及其排列方式的特定范例，以求简化公开内容的说明。当然，这些仅为范例并非用以限定本公开。例如，以下的公开内容叙述了将一第一部件形成于一第二部件之上或上方，即表示其包含了所形成的上述第一部件与上述第二部件是直接接触的实施例，亦包含了尚可将附加的部件形成于上述第一部件与上述第二部件之间，而使上述第一部件与上述第二部件可能未直接接触的实施例。另外，公开内容中不同范例可能使用重复的参考符号和/或用字。这些重复符号或用字系为了简化与清晰的目的，并非用以限定各个实施例和/或所述外观结构之间的关系。

再者，为了方便描述附图中一元件或部件与另一(复数)元件或(复数)部件的关系，可使用空间相关用语，例如“在...之下”、“下方”、“下部”、“上方”、“上部”及类似的用语。除了附图所绘示的方位之外，空间相关用语也涵盖装置在使用或操作中的不同方位。所述装置也可被另外定位(例如，旋转90度或者位于其他方位)，并对应地解读所使用的空间相关用语的描述。

此处使用的缩写“fet”是指场效晶体管(fieldeffecttransistor)。场效晶体管的一个范例为金属氧化物半导体场效晶体管(metaloxidesemiconductorfieldeffecttransistor，mosfet)。金属氧化物半导体场效晶体管可例如为建立在基底(例如半导体晶片)的平坦表面中及平坦表面上的平面结构或建有垂直结构。

术语“finfet”是指形成在相对于晶片的平坦表面垂直定向的鳍上方的场效晶体管。

“s/d”是指形成场效晶体管的两端子的源极和/或漏极接面。

此处使用的术语“垂直”意味着名义上垂直于基底的表面。

术语“外延层”是指单晶材料的一层或结构。同样地，术语“外延生长”是指单晶材料的一层或结构。外延生长材料可被掺杂或不被掺杂。

此处使用的术语“标称的(nominal)”是指在产品或工艺的设计阶段期间设定的组件或工艺操作的特性或参数的期望值或目标值，以及在期望值以上和/或以下的范围值。值的范围一般是由于制造过程或误差导致的轻微变化。

为了避免集成电路中的短路，半导体装置可通过隔离结构(例如场氧化物、浅沟槽隔离(shallowtrenchisolation，sti)区和/或填充介电质的间隙结构)彼此隔离。随着技术的进步，集成电路通过比上一代的装置更加降低尺寸的要求来辨别。然而，实现这样的部件和工艺是个挑战。举例来说，使用的光刻工艺的临界尺寸的缩小可导致较高深宽比(aspectratio)(即间隙结构的深度与宽度的比例)的间隙结构。高深宽比可使间隙填充材料沉积期间间隙结构的过早密封，并在间隙填充材料中形成缺陷(例如空隙(void)或接缝(seam))。薄弱的接缝或接缝为使得材料中断的间隙填充材料中的裂缝，其可能导致装置效能下降。

本公开各种实施例提供无缝和无空隙的氮化硅(sinx，其中x可在0.5-1.5的范围中)间隙填充层的形成方法。sinx间隙填充层可通过使用多步骤沉积和原位处理工艺形成。此形成工艺可包含化学气相沉积(chemicalvapordeposition，cvd)的沉积工艺和使用低反应性粘附系数(rsc)分子以及一种或多种辅助气体的处理工艺的循环。低反应性粘附系数分子可包含由全氢聚硅氮烷(perhydropolysilazane，phps)或三硅烷胺(trisilylamin，tsa)形成的si-n-h分子。在一些实施例中，分子可包含寡聚物(oligomer)。辅助气体可由例如氨(nh3)、氦(he)、氩(ar)或氮(n2)形成。sinx间隙填充层的标称的厚度和质量至少可通过沉积条件、循环次数、分子和辅助气体的选择来改变。

依据本公开各种实施例，使用沉积和原位处理工艺在半导体结构中形成sinx间隙填充层除了其他之外提供以下好处:1.在高深宽比结构中增强的间隙填充性能；2.没有薄弱接缝的无空隙间隙填充层；3.由于分子的低反应性粘附系数性质导致的选择性的平坦化工艺；4.通过形成工艺的条件和循环改变的sinx间隙填充层的可控制的厚度；以及5.由于间隙填充层的增强的性质所实现的改善的装置可靠度。

图1-图14显示使用多步骤沉积和处理方法，在各种半导体装置中的sinx间隙填充层制造过程。此制造过程可产生增强的sinx间隙填充层，并在各种半导体装置(例如平面装置表面、有着低或高深宽比的沟槽或间隙以及有着多个鳍的鳍式场效晶体管(finfet))中形成没有薄弱接缝的无空隙间隙填充层。此处提供的制造过程为例示性的，且可进行未显示于这些附图中的依据本公开实施例的其他工艺。

图1为依据本公开一些实施例的半导体结构100的剖面示意图。半导体结构100包含基底102、蚀刻停止层104和介电层106。依据一些实施例，基底102可为硅基底。在一些实施例中，基底102可为其他半导体(例如锗)、化合物半导体(包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、磷砷化镓(gaasp)、砷铟化铝(alinas)、砷镓化铝(algaas)、砷铟化镓(gainas)、磷铟化镓(gainp)、磷砷铟化镓(gainasp)和/或锑化铟)、合金半导体(包含硅锗(sige))或前述的组合。在一些实施例中，基底102可为绝缘层上覆半导体(semiconductoroninsulator，soi)。在一些实施例中，基底102可为外延材料。

在一些实施例中，蚀刻停止层104形成于基底102上，且可被用来防止基底102的蚀刻。蚀刻停止层104的组成可为sinx。其他例示性的组成包含氮氧化硅、tin和/或其他合适材料。蚀刻停止层104的沉积可通过任何合适的工艺完成，例如化学气相沉积、物理气相沉积(physicalvapordeposition，pvd)、原子层沉积(atomiclayerdeposition，ald)、分子束外延(molecularbeamepitaxy，mbe)、高密度等离子体化学气相沉积(highdensityplasmacvd，hdpcvd)、金属有机化学气相沉积(metalorganiccvd，mocvd)、远端等离子体化学气相沉积(remoteplasmacvd，rpcvd)、等离子体增强化学气相沉积(plasma-enhancedcvd，pecvd)、电镀、其他合适的方法和/或前述的组合。

介电层106由介电材料制成，且可由氧化硅、旋涂玻璃、氮化硅、氮氧化硅、掺杂氟的硅玻璃(fluorine-dopedsilicateglass，fsg)、低介电常数(low-k)材料和/或其他合适的绝缘材料形成。在一些实施例中，介电层106的厚度可在约50nm至约200nm的范围中。在一些实施例中，介电层106的厚度大于约200nm。介电层106的沉积可通过任何合适的工艺完成，例如化学气相沉积、物理气相沉积、原子层沉积、分子束外延、高密度等离子体化学气相沉积、金属有机化学气相沉积、远端等离子体化学气相沉积、等离子体增强化学气相沉积、其他合适的方法和/或前述的组合。在一些实施例中，半导体结构100可包含覆盖层、其他蚀刻停止层和/或其他合适的材料。在一些实施例中，半导体结构100也可包含加工的集成电路晶片，其含有例如被配置为互补金属氧化物半导体(complementarymetal–oxide–semiconductor，cmos)电路的多个晶体管。这些电路可包含由各种晶体管、电容、电阻和互连结构构成的逻辑、类比、射频(radio-frequency，rf)部分。为了简洁起见，这些电路未显示于图1。

图2为依据本公开一些实施例的在沉积盖膜(capfilm)之后，半导体结构100的剖面示意图。盖膜可包含金属硬掩模层202。在一些实施例中，盖膜也可包含为了简洁起见未显示于图2的其他层。金属硬掩模层202的例示性组成可包含tin。金属硬掩模层202可通过使用合适的沉积工艺(例如化学气相沉积、物理气相沉积、原子层沉积、分子束外延、高密度等离子体化学气相沉积、金属有机化学气相沉积、远端等离子体化学气相沉积、等离子体增强化学气相沉积、其他合适的方法和/或前述的组合)形成。在一些实施例中，金属硬掩模层202的厚度在约至约的范围中。

图3为依据本公开一些实施例的在将金属硬掩模层202图案化之后，半导体结构100的剖面示意图。金属硬掩模层202的蚀刻可包含在金属硬掩模层202上沉积光致抗蚀剂材料，将光致抗蚀剂曝光和图案化使金属硬掩模层202将被蚀刻的部分暴露出来，以及蚀刻金属硬掩模层202的暴露部分。依据一些实施例，如图3所示，蚀刻掉金属硬掩模层202未受光致抗蚀剂保护的暴露部分，以暴露出下方的介电层106。金属硬掩模层202的蚀刻工艺可包含任何合适的蚀刻技术，例如干蚀刻、湿蚀刻、反应性离子蚀刻和/或其他蚀刻方法。在一些实施例中，金属硬掩模层202的移除部分可具有宽度wt在约5nm至约20nm的范围中。举例来说，宽度wt可为7nm。在一些实施例中，宽度wt小于5nm。应当注意的是，此处描述的宽度wt的范围仅提供作为范例，且可依据产品需求选择。

图4为依据本公开一些实施例的在使用金属硬掩模层202作为蚀刻掩模蚀刻介电层之后，半导体结构100的剖面示意图。通过留下的金属硬掩模层202形成的图案可通过蚀刻未受金属硬掩模层202保护的部分而转移至介电层106，因此形成的沟槽402也可具有宽度wt。介电层106中的蚀刻工艺可为等离子体工艺，例如使用氧基等离子体的反应性离子蚀刻(reactiveionetching，rie)工艺。在一些实施例中，反应性离子蚀刻工艺可包含其他蚀刻气体，例如氮、四氟化碳(cf4)和/或其他合适的气体。在介电层106中形成凹口(例如沟槽402)的许多其他方法也可为合适的。在一些实施例中，蚀刻工艺可持续至暴露出下方的蚀刻停止层104，其中蚀刻停止层104作为此蚀刻工艺的停止层。因此，沟槽402可具有深度dt等于介电层106的深度。在一些实施例中，沟槽402的深度dt可通过蚀刻参数控制，且可在约50nm至约150nm的范围中。举例来说，依据一些实施例，深度dt可为约140nm。应当注意的是，此处描述的深度dt的范围仅提供作为范例，且可依据产品需求选择。在一些实施例中，沟槽402可具有高深宽比(即沟槽的深度与宽度的比例)在约6-20的范围中。在一些实施例中，举例来说，沟槽402可具有宽度wt为10nm以及深度dt为200nm(其造成深宽比20:1)。

图5为依据本公开一些实施例的在移除金属硬掩模层202之后，半导体结构100的剖面示意图。金属硬掩模层202可通过使用合适的工艺(例如干蚀刻、湿蚀刻、反应性离子蚀刻和/或其他蚀刻方法)移除。可替代地使用任何其他合适的方法(例如化学机械研磨(chemicalmechanicalpolishing，cmp))，其也可将介电层106留下的表面平坦化。

图6为依据本公开一些实施例的在暴露的表面上沉积介电衬垫之后，半导体结构100的剖面示意图。如图6所示，介电衬垫602可沉积于介电层106暴露的侧壁和顶部平坦表面以及暴露的蚀刻停止层104上。介电衬垫602可由介电材料(例如氧化硅、旋涂玻璃、sinx、氮氧化硅、掺杂氟的硅玻璃、低介电常数介电材料和/或其他合适的绝缘材料)制成。在一些实施例中，介电衬垫602的厚度td可在约0nm至约20nm的范围中。介电衬垫602的沉积可通过任何合适的工艺完成，例如化学气相沉积、物理气相沉积、原子层沉积、分子束外延、高密度等离子体化学气相沉积、金属有机化学气相沉积、远端等离子体化学气相沉积、等离子体增强化学气相沉积、其他合适的方法和/或前述的组合。

图7-图9提供依据本公开一些实施例的前驱气体的例示性分子结构，以及半导体装置制造过程的各种视图，其显示使用多步骤沉积和处理方法之间隙填充层的制造过程。间隙填充层的形成可包含沉积和原位处理工艺的循环。在形成工艺期间，沉积和原位处理工艺的每一循环可形成间隙填充层的子层，且可重复这些循环直到达到间隙填充层标称的厚度和质量。在一些实施例中，沉积工艺可为使用前驱气体(例如低反应性粘附系数分子和一种或多种辅助气体)的化学气相沉积工艺。在一些实施例中，间隙填充层可为sinx间隙填充层。在一些实施例中，sinx间隙填充层的沉积可通过任何合适的工艺(例如流动式化学气相沉积(flowablecvd，fcvd)工艺)完成。低反应性粘附系数分子可在流动式化学气相沉积工艺的等离子体环境中蒸发，并由于低反应性粘附系数分子的弱凡得瓦力(vanderwaalsforce)而表现出对半导体表面的低化学吸附特性。因此，低反应性粘附系数分子可实现半导体结构的沟槽或间隙中“由下而上”形成sinx间隙填充层。

图7显示依据本公开一些实施例的在沉积和原位处理工艺期间，低反应性粘附系数分子和辅助气体的分子结构的例示性化学变化。在一些实施例中，沉积工艺可包含使用前驱气体(例如低反应性粘附系数分子和一种或多种辅助气体)的化学气相沉积工艺。在一些实施例中，低反应性粘附系数分子可包含三硅烷胺(tsa)或其他分子(例如全氢聚硅氮烷(phps))。在一些实施例中，辅助气体可由例如nh3、n2、he、ar、其他合适的气体或任何前述的组合形成。视图702和704显示依据一些实施例的用于沉积工艺的前驱物和辅助气体的分子结构的示意图。使用三硅烷胺和氨为范例的流动式化学气相沉积制造过程，视图702包含三硅烷胺的分子结构的示意图，三硅烷胺有着三个sih3分子接合至一个氮原子。视图702也包含例如nh3的辅助气体的分子结构的示意图，nh3有着三个氢原子接合至一个氮原子。三硅烷胺分子通过流动式化学气相沉积工艺的等离子体环境中的氨气操作，其提供使三硅烷胺的sih3分子中的键结断裂以形成si-nh2键。辅助气体可为沉积工艺提供氮源。三硅烷胺分子形成视图704所示的分子，并以sinx膜沉积在半导体结构的表面上。沉积工艺可在温度约10℃至约200℃的范围中进行。视图706显示在处理工艺之后，沉积的sinx膜的分子结构。处理工艺可包含使用等离子体活化的辅助气体的群组(例如nh3、n2、he、ar、其他合适的气体或任何前述的组合)的退火工艺。应当注意的是，可在处理工艺中使用一种或多种辅助气体。处理工艺可原位进行并且在与沉积工艺相似的温度下进行。在处理工艺期间，等离子体活化的辅助气体可提供能量来破坏沉积分子的n-h键，并在相邻分子之间形成nh-nh键。这种新形成的nh-nh键使相邻分子形成更紧密的形式(即薄膜致密化)，并因此去除沉积的sinx间隙填充层中的空隙或接缝。在处理工艺期间，辅助气体可用作氮源，且也可用于等离子体或自由基形成或稀释的目的。举例来说，辅助气体可为反应气体，例如氨、氮、其他合适的反应气体和/或前述的组合。反应气体可用作氮源来提供氮原子，其形成作为sinx间隙填充层的分子组成的一部分。在一些实施例中，辅助气体可为惰性气体，例如he、ar、其他合适的惰性气体和/或前述的组合。惰性气体可用作自由基形成和稀释的目的。可调整沉积和处理工艺，使得通过沉积多的子层来达到最终的sinx间隙填充层的标称的厚度和质量，这可参照图8-图10于下方进一步详细解释。

图8为依据本公开一些实施例的在形成sinx间隙填充层的第一子层之后，半导体结构100的剖面示意图。使用多步骤沉积和处理方法，sinx间隙填充层可含有通过制造过程形成的多个子层。如图8所示，sinx间隙填充层的第一子层802a形成于介电衬垫602的暴露表面上，其包含半导体结构100的顶部平坦表面以及沟槽402的底表面和侧壁。沉积工艺可包含使用低反应性粘附系数分子和一种或多种辅助气体的化学气相沉积工艺。在一些实施例中，低反应性粘附系数分子可为si-n-h分子(例如三硅烷胺)。在一些实施例中，可使用全氢聚硅氮烷。沉积工艺之后是处理工艺，其中一种或多种等离子体活化辅助气体可在相邻分子之间形成nh-nh键。此处描述的沉积和处理工艺可为沉积的sinx间隙填充层提供增强的间隙填充能力，并去除沉积的sinx间隙填充层中的空隙或接缝，特别在沟槽/间隙结构的角落以及在沉积的sinx间隙填充层合并的位置。第一子层802a的厚度ta可在约1nm至约400nm的范围中。在形成工艺之后，可使用选择性的紫外光(ultra-violet，uv)固化工艺来使氢键脱离，并移除沉积的间隙填充层的氢原子。紫外光固化工艺除了其他之外提供以下好处:1.更加改善薄膜品质；2.去除鳍内放电(in-fincharges)；以及3.降低沉积的间隙填充层的湿蚀刻速率。如果使用紫外光固化工艺，第一子层802a应具有足够的厚度来保护下方的介电衬垫602免受紫外光曝光。举例来说，第一子层802a的厚度ta应大于间隙填充层中紫外光的穿透深度。

图9为依据本公开一些实施例的在形成sinx间隙填充层的第二子层之后，半导体结构100的剖面示意图。使用以上关于图7和图8描述的多步骤沉积和处理方法，sinx间隙填充层的第二子层802b可形成于第一子层802a的暴露表面上。暴露表面包含形成于介电衬垫602上方的第一子层802a的顶部平坦表面以及沟槽402中的暴露表面。第二子层802b-的厚度tb可相似或小于第一子层802a的厚度ta，且可在约1nm至约400nm的范围中。

图10为依据本公开一些实施例的在sinx间隙填充层填充沟槽之后，半导体结构100的剖面示意图。使用上述关于图7-图9的多步骤沉积和处理方法，sinx间隙填充层的一个或多个子层可通过进行多个沉积和处理工艺形成于沟槽402中和第二子层802b-上方。多个子层(例如至少第一子层802a和第二子层802b-)可形成图10所示的sinx间隙填充层802。可能需要更多的子层，而此处描述的循环次数仅提供作为范例，多步骤沉积/处理循环的次数可取决于许多因素，包含但不限于间隙填充层标称的厚度和质量或沟槽/间隙结构的深宽比。此外，由于分子的低反应性粘附系数的性质，间隙填充层802可大致平坦且不需要进一步的平坦化工艺。

图11为依据本公开一些实施例的具有沟槽的半导体基底的剖面示意图。在一些实施例中，间隙填充层可直接形成于半导体结构的沟槽或间隙中，而不需要下方的介电层或蚀刻停止层。如图11所示，半导体结构1100包含基底1102和沟槽1104。依据一些实施例，基底1102可为硅基底。在一些实施例中，基底1102可具有与上述关于图1的基底102相似的组成。举例来说，基底1102可为其他半导体(例如锗)、化合物半导体(包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、gaasp、alinas、algaas、gainas、gainp、gainasp和/或锑化铟)、合金半导体(包含sige)或前述的组合。在一些实施例中，基底1102可为绝缘层上覆半导体材料。在一些实施例中，基底1102可为外延材料。

沟槽1104可通过使用与关于图1-图4所描述的相似工艺形成于基底1102中，例如将基底1102图案化并蚀刻基底1102。在一些实施例中，基底1102的图案化和蚀刻可包含在基底1102上沉积光致抗蚀剂材料，将光致抗蚀剂曝光和图案化使基底1102将被蚀刻的部分暴露出来，以及蚀刻基底1102的暴露部分。

在一些实施例中，基底1102的图案化和蚀刻可包含沉积硬掩模层并将硬掩模层图案化，以保护基底1102的一部分不被蚀刻，同时可移除基底1102的暴露部分。基底1102的蚀刻工艺可包含任何合适的蚀刻技术，例如干蚀刻、湿蚀刻、反应性离子蚀刻和/或其他蚀刻方法。移除工艺可形成如图11显示的具有宽度w和深度d的沟槽1104。沟槽1104的深度d可通过调整蚀刻参数(例如移除工艺的蚀刻时间和/或蚀刻条件)来改变，而不是依赖选择性的蚀刻停止层来为移除工艺提供蚀刻停止。在一些实施例中，沟槽1104的深度d可在约50nm至约150nm的范围中。举例来说，依据一些实施例，深度d可为约140nm。应当注意的是，此处描述的深度d的范围仅提供作为范例，且可依据产品需求选择。在一些实施例中，沟槽1104可具有高深宽比在约6-20的范围中。举例来说，在一些实施例中，沟槽1104可具有宽度w为10nm以及深度d为200nm(其造成深宽比20:1)。在一些实施例中，沟槽1104也可具有低深宽比小于约6。宽度w可在约5nm至约20nm的范围中。举例来说，宽度w可为7nm。在一些实施例中，宽度w可小于5nm。应当注意的是，此处描述的宽度w的范围仅提供作为范例，且可依据产品需求选择。

图12为依据本公开一些实施例的在沟槽中沉积sinx间隙填充层之后，半导体结构的剖面示意图。间隙填充层1202可沉积于沟槽1104中以及直接沉积在基底1102上。间隙填充层1202可通过使用多步骤工艺形成，并含有一个或多个子层，其中每一子层可通过使用沉积和处理工艺形成，以产生无空隙和无缝的间隙填充层。在一些实施例中，每一子层可为sinx层。沉积工艺可包含在基底1102的暴露表面(例如基底1102的顶部平坦表面以及沟槽1104的底部和侧壁)上形成sinx间隙填充层的第一子层。形成工艺可相似于关于图7-图10所描述的多步骤沉积和处理工艺。举例来说，沉积工艺可包含使用低反应性粘附系数分子和一种或多种辅助气体的化学气相沉积工艺。在一些实施例中，低反应性粘附系数分子可为si-n-h分子(例如三硅烷胺)。在一些实施例中，可使用全氢聚硅氮烷。沉积工艺之后是处理工艺，其中一种或多种等离子体活化辅助气体可在相邻分子之间形成nh-nh键。第一子层的厚度可在约1nm至约400nm的范围中。在形成工艺之后，可使用选择性的紫外光固化工艺来使氢键脱离，并移除沉积的间隙填充层的氢原子。如果使用紫外光固化工艺，第一子层的厚度应大于间隙填充层中紫外光的穿透深度。可重复沉积和处理工艺来形成多个子层直到具有标称的厚度和质量的sinx间隙填充层1202至少形成于沟槽1104中。

通过使用多步骤沉积和处理工艺形成的增强的间隙填充层也可用来填充鳍式场效晶体管结构中的间隙或沟槽。鳍式场效晶体管使用垂直装置结构，且相较于其他类型的晶体管(例如平面场效晶体管)具有优势，例如较大的沟道控制、减少的短沟道效应、较高的封装密度以及较低的次临限漏电流(subthresholdleakagecurrent)。然而，虽然鳍式场效晶体管可表现出改善的效能，但是鳍式场效晶体管不能免于装置尺寸缩小所导致的后果。随着鳍片尺寸和鳍与鳍之间的间隔的缩小，晶体管效能可能在多方面受到不利影响。举例来说，缩小晶体管厚度(对应于鳍宽度的缩小)会降低通过沟道区的载子的迁移率。另一方面，缩小鳍与鳍之间的间隔会造成相邻鳍之间的高深宽比间隙。高深宽比可导致在填充间隙的介电材料沉积期间间隙结构的过早密封，并在介电间隙填充层中形成缺陷(例如空隙和接缝)。因此，鳍式场效晶体管中可能出现电性短路，导致较低的良率和下降的装置效能。通过使用多步骤沉积和处理工艺形成的增强的间隙填充层(例如sinx间隙填充层)可用来填充鳍式场效晶体管结构的多个鳍之间的间隙，并消除间隙填充材料中的空隙和接缝。

在描述与鳍式场效晶体管结构中的增强的间隙填充层的形成工艺相关的实施例之前，先介绍鳍式场效晶体管的例示性制造过程。图13提供依据本公开一些实施例的包含部分制造的鳍式场效晶体管的半导体装置的等角视图。

图13提供依据本公开一些实施例的半导体结构1300的等角视图。半导体结构1300包含鳍式场效晶体管。半导体结构1300包含基底1302、多个鳍1304、多个隔离结构1306以及栅极结构1308。栅极结构1308设置于每一鳍1304的侧壁和顶表面上方。鳍1304和隔离结构1306分别具有顶表面1314和1318。栅极结构1308包含栅极介电结构1315和栅极电极1317。在一些实施例中，一个或多个额外层或结构可包含在栅极结构1308中。

图13显示硬掩模1320设置于栅极电极1317的顶表面上。硬掩模1320被用于例如通过蚀刻将栅极结构1308图案化。在一些实施例中，硬掩模1320由介电材料(例如氮化硅)制成。图13的等角视图显示在栅极介电层和栅极电极层的图案化工艺(例如蚀刻)之后以形成栅极结构1308。图13显示栅极结构1308。集成电路可包含多个这样的栅极结构或类似的栅极结构。

图13显示的多个鳍1304的每一者包含一对源极/漏极(source/drain，s/d)端子，其中源极端子被称为源极区1310s，且漏极端子被称为漏极区1310d。源极区1310s和漏极区1310d为可互换的，且形成于鳍1304中、鳍1304上和/或围绕鳍1304。鳍1304的沟道区1312在栅极结构1308下方。栅极结构1308具有栅极长度l和栅极宽度(2*hf+wf)，如图13所示。在一些实施例中，栅极长度l在约10nm至约30nm的范围中。在一些实施例中，栅极长度l在约3nm至约10nm的范围中。在一些实施例中，鳍宽度wf在约6nm至约12nm的范围中。在一些实施例中，鳍宽度wf在约4nm至约6nm的范围中。在一些实施例中，栅极结构1308的栅极高度hg(从鳍的顶表面1314测量至栅极结构1308的顶部)在约50nm至约80nm的范围中。在一些实施例中，鳍1304的鳍高度hf(从隔离结构的顶表面1318测量至鳍的顶表面1314)在约5nm至约100nm的范围中。

依据一些实施例，基底1302可为硅基底。在一些实施例中基底1302可为其他半导体(例如锗(ge))、化合物半导体(包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、gaasp、alinas、algaas、gainas、gainp、gainasp和/或锑化铟)、合金半导体(包含硅锗(sige))或前述的组合。在一些实施例中，基底1302可为绝缘层上覆半导体材料。在一些实施例中，基底1302可为外延材料。

鳍1304是形成一个或多个晶体管形成于其上的主动区。鳍1304可包含硅(si)或其他元素半导体(例如锗)、化合物半导体(包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、gaasp、alinas、algaas、gainas、gainp、gainasp和/或锑化铟)、合金半导体(包含sige)或前述的组合。鳍1304可通过使用合适的工艺(包含光刻工艺和蚀刻工艺)制造。光刻工艺可包含在基底上方(例如在硅层上)形成光致抗蚀剂层，将光致抗蚀剂对一图案曝光，进行曝光后烘烤制成，以及将光致抗蚀剂显影以形成包含光致抗蚀剂的掩模元件。接着，掩模元件可用以保护基底的一些区域，同时蚀刻工艺在基底1302中形成凹口，留下突出的鳍。可通过使用反应性离子蚀刻(rie)和/或其他合适的工艺蚀刻凹口。在基底1302上形成鳍1304的许多其他方法可为合适的。举例来说，依据一些实施例，鳍1304可包含外延材料。

隔离结构1306可部分地填充凹口，且可由介电材料制成，例如氧化硅、旋涂玻璃、sinx、氮氧化硅、掺杂氟的硅玻璃、低介电常数材料、其他合适的绝缘材料和/或前述的组合。在一些实施例中，隔离结构1306可为浅沟槽隔离(sti)结构，且可通过在基底1302中蚀刻沟槽来形成。沟槽可填充绝缘材料，然后进行化学机械研磨以及回蚀刻工艺。可能以其他制造技术形成隔离结构1306和/或鳍1304。隔离结构1306可包含多层结构，例如有着一个多个衬垫层的结构。隔离结构1306也可通过使用多步骤沉积和处理工艺沉积增强的间隙填充层的方式形成，以消除间隙填充材料中的空隙和接缝。

依据一些实施例，栅极结构1308可包含栅极介电结构1315、栅极电极1317、间隔层和/或一个或多个额外层。为了方便描述，间隔层未显示于图13。在一些实施例中，栅极结构1308使用多晶硅作为栅极电极1317。如图13所示，硬掩模1320设置于栅极电极1317的顶表面上。硬掩模1320被用于例如通过蚀刻将栅极结构1308图案化。在一些实施例中，硬掩模1320由介电材料制成，例如氮化硅。

虽然所述的栅极结构1308使用多晶硅或非晶硅用于栅极电极1317，但是栅极结构1308可以是例如在用于形成金属栅极结构的取代栅极工艺中形成的牺牲栅极结构。金属栅极结构和沉积的增强的sinx进一步参照图15描述。

可包含在金属栅极结构中的例示性的p型功函数金属为tin、氮化钽(tan)、钌(ru)、钼(mo)、铝(al)、氮化钨(wn)、二硅化锆(zrsi2)、二硅化钼(mosi2)、二硅化钽(tasi-2)、二硅化镍(nisi2)、铂(pt)、其他合适的p型功函数金属材料或前述的组合。可包含在金属栅极结构中的例示性的n型功函数金属为al、钛(ti)、银(ag)、钽铝(taal)、钽铝碳(taalc)、氮化铝钽(taaln)、碳化钽(tac)、氮碳化钽(tacn)、氮硅化钽(tasin)、锰(mn)、锆(zr)、其他合适的n型功函数材料或前述的组合。功函数与功函数层的材料组成相关联。因此，选择功函数层的材料来调整其功函数，使得期望的临界电压vth可通过形成在相应区域中的装置来达成。功函数层可通过化学气相沉积、等离子体增强化学气相沉积、原子层沉积、其他合适的工艺和/或前述的组合沉积。

填充金属层可沉积于功函数金属层上方。填充金属层填充于通过移除牺牲栅极结构形成的沟槽或开口的留下的部分中。填充金属层可包含al、w、铜(cu)和/或其他合适的材料。填充金属层可通过原子层沉积、化学气相沉积、物理气相沉积、电镀、其他合适的工艺和/或前述的组合形成。

上述的半导体结构1300包含鳍1304和栅极结构1308。半导体结构1300可能需要额外的加工来形成各种部件，例如轻掺杂漏极(lightly-doped-drain，ldd)区和掺杂源极/漏极结构。术语“轻掺杂漏极区”是用来描述设置于晶体管的沟道区与至少一晶体管的源极/漏极区之间的轻掺杂区。轻掺杂漏极区可通过掺杂形成于鳍1304中。例如，可使用离子注入作为掺杂工艺。再者，可使用其他工艺来掺杂轻掺杂漏极区。

图14为依据本公开一些实施例的在沉积增强的间隙填充层之后，半导体结构1300的剖面示意图。图14的剖面示意图是沿着图13显示的切面1331所得到的。在一些实施例中，鳍1304的鳍高度hf(从隔离结构的顶表面1318测量至鳍的顶表面1314)在约5nm至约100nm的范围中。鳍高度hf可通过在形成鳍1304时改变凹口的深度和/或改变隔离结构1306的深度来控制。举例来说，依据一些实施例，鳍高度hf可为约140nm。应当注意的是，此处描述的鳍高度hf的范围仅提供作为范例，且可依据产品需求选择。如图14所示，相邻鳍1304可隔开一鳍间隔ws(两侧的鳍侧壁之间测量出的水平距离)。在一些实施例中，鳍间隔ws可在约5nm至约20nm的范围中。举例来说，在一些实施例中，鳍间隔ws可为约7nm。相邻鳍1304的两侧侧壁以及在其间的隔离结构1306的顶表面可形成沟槽1404。沟槽1404可具有高深宽比(鳍高度hf除以鳍间隔ws)在约6-20的范围中。举例来说，在一些实施例中，沟槽1404可具有约10nm的鳍间隔ws以及约200nm的鳍高度hf(其造成深宽比20:1)。

sinx间隙填充层1406可沉积于半导体基底1300的暴露表面(例如包含沟槽1404中、鳍的顶表面1314上方以及隔离结构的顶表面1318)上方。sinx间隙填充层1406可通过使用多步骤工艺形成，并含有一个或多个子层，其中每一子层可通过使用沉积和处理工艺形成，以产生无空隙和无缝的间隙填充层。在一些实施例中，每一子层可为sinx层。使用在沟槽1404中的sinx间隙填充层1406的形成工艺作为范例，沉积工艺可包含在沟槽1404的暴露表面(例如隔离结构1306的顶部平坦表面和鳍1304的侧壁)上形成sinx间隙填充层1406的第一子层。形成工艺可相似于关于图7-图10所述的多步骤沉积和处理工艺。举例来说，沉积工艺可包含使用低反应性粘附系数分子和一种或多种辅助气体的化学气相沉积工艺。在一些实施例中，低反应性粘附系数分子可为si-n-h分子(例如三硅烷胺)。在一些实施例中，可使用全氢聚硅氮烷。沉积工艺之后是处理工艺，其中一种或多种等离子体活化辅助气体可在相邻分子之间形成nh-nh键。在形成工艺之后，可使用选择性的紫外光固化工艺来使氢键脱离，并移除沉积的间隙填充层的氢原子。如果使用紫外光固化工艺，第一子层应具有足够厚度来保护下方的鳍1304免受紫外光照射。举例来说，第一子层的厚度应大于间隙填充层中紫外光的穿透深度。在一些实施例中，第二子层或更多的子层可具有相似于或小于第一子层的厚度。在一些实施例中，可重复沉积和处理工艺来形成多个子层直到具有标称的厚度和质量的sinx间隙填充层1406至少形成于沟槽1404中。应当注意的是，介电衬层可沉积于sinx间隙填充层1406与鳍1304之间。在一些实施例中，也可形成sinx间隙填充层1406来代替隔离结构1306。

图15为依据本公开一些实施例的在金属栅极取代工艺以及沉积增强的间隙填充层之后，半导体结构1300的剖面示意图。图15的剖面示意图是在金属栅极取代工艺之后，沿着图13显示的切面1341所得到的。

如图15所示，图13显示的栅极结构1308可被金属栅极结构1501(有时也被简称为栅极结构)取代。金属栅极结构1501可包含金属栅极电极1502、保护层1504、覆盖层1506以及增强的sinx间隙填充层1508。金属栅极结构1501可包含阻挡层、栅极介电层、功函数层、填充金属层和/或用于金属栅极结构的其他合适的材料。在一些实施例中，金属栅极结构可包含覆盖层、蚀刻停止层和/或其他合适的材料。

金属栅极电极1502为形成于基底上的导电结构，其可包含导电材料，例如钨、钛、钽、铜、氮化钛、氮化钽、钼、其他合适的金属或金属合金和/或前述的组合。在一些实施例中，金属栅极电极1502也可包含扩散阻挡层，例如氮化钛(tin)和氮化硅钛(tisin)。在一些实施例中，金属栅极电极1502可更包含功函数层，例如用于n型鳍式场效晶体管装置的tin和钛铝(tial)以及用于p型鳍式场效晶体管装置的氮化钽(tan)和tial。在一些实施例中，形成金属栅极电极1502可通过使用原子层沉积工艺、化学气相沉积工艺、其他合适的沉积工艺和/或前述的组合来进行。

在一些实施例中，在形成金属栅极电极1502之后，保护层1504可形成于金属栅极电极1502的顶表面上。保护层1504可在后续加工期间保护金属栅极电极1502。在一些实施例中，保护层1504可通过防止接触插塞与金属栅极电极1502之间的电性短路来容纳用于电性连接至源极/漏极区的接触插塞。在一些实施例中，保护层1504可为自对准接点(self-alignedcontact，sac)。保护层1504可通过使用沉积工艺形成，例如物理气相沉积、化学气相沉积、其他合适的工艺和/或前述的组合。保护层1504可由绝缘材料制成，例如氧化硅、氮化硅、氮氧化硅、氮化碳硅、任何其他合适的介电材料和/或前述的组合。在一些实施例中，盖膜(例如覆盖层1506)可形成于保护层1504上方。覆盖层1506可通过使用半导体材料(例如硅)形成，并通过物理气相沉积、化学气相沉积、其他合适的工艺和/或前述的组合沉积。

依据一些实施例，金属栅极结构1501的堆叠高度h(从覆盖层1506的顶表面1318测量至栅极介电结构1315的顶表面)在约20nm至约200nm的范围中。堆叠高度h可通过改变金属栅极结构1501中的沉积层的厚度来控制。举例来说，依据一些实施例，堆叠高度h可为约140nm。应当注意的是，此处描述的堆叠高度h的范围仅提供作为范例，且可依据产品需求选择。具有侧壁和底表面的沟槽1507形成于金属栅极结构1501中以及相邻鳍1304的两侧侧壁与隔离结构1306的顶表面之间。沟槽1507通过图案化和蚀刻覆盖层1506，以及后续蚀刻保护层1504和金属栅极电极1502来形成。沟槽1507可具有高深宽比(堆叠高度h除以沟槽宽度)在约6-20的范围中。在一些实施例中，堆叠高度h可为约200nm，且沟槽宽度可为约10nm(其造成深宽比20:1)。在一些实施例中，用来形成沟槽1507的蚀刻制成可造成在沟槽的顶部和底部测量出不同的沟槽宽度。举例来说，沟槽1507可具有顶部宽度wt约10nm和底部宽度wb约5nm。在一些实施例中，顶部宽度wt和和底部宽度wb可分别在约5nm至约20nm的范围中。举例来说，顶部宽度wt和和底部宽度wb可为约7nm。在一些实施例中，沟槽1507的底部暴露出栅极介电结构1315的表面的一部分。在一些实施例中，形成沟槽1507的蚀刻工艺也蚀刻通过栅极介电结构1315，并停止在下方的隔离结构1306的顶表面处。堆叠高度h则从覆盖层1506的顶表面测量至隔离结构的顶表面1318。

sinx间隙填充层1508可沉积于半导体结构1300包含沟槽1507的暴露表面上方。沟槽1507将金属栅极电极1502分成形成在对应的相邻鳍1304上的部分。sinx间隙填充层1508为沉积于沟槽1507中的没有薄弱接缝的无空隙间隙填充层，以在金属栅极电极1502的相邻部分之间提供可靠的电性隔离。相似于上述关于图7-图10和图14的沉积工艺，sinx间隙填充层1508可通过使用多步骤工艺沉积，并含有一个或多个子层，其中每一子层可通过使用沉积和处理工艺形成，以产生无空隙和无缝的间隙填充层。在一些实施例中，可重复沉积和处理工艺以形成额外的子层直到sinx间隙填充层1508填充(例如完全填满)沟槽1507。在沉积sinx间隙填充层之前，介电衬垫可沉积于沟槽1507中。在沉积sinx间隙填充层之后，可进行平坦化工艺(例如化学机械研磨工艺)以移除沉积于覆盖层1506上方之过多的间隙填充材料，使得覆盖层1506的顶表面与sinx间隙填充层1508的顶表面大致共平面。间隙填充层的空隙可导致装置结构在平坦化工艺期间崩坏，并导致电性连接中断以及装置效能下降。因为间隙填充层中没有形成空隙，因此sinx间隙填充层1508在平坦化工艺之后提供改善的装置效能和良率。

图16为依据本公开一些实施例的在半导体结构中形成无空隙和无缝的间隙填充层的例示性方法的流程图。依据此处的本公开实施例，可进行方法1600中的操作。再者，本领域技术人员将理解方法1600的操作可以不同的顺序进行和/或改变。

依据一些实施例，在操作1602中，在半导体结构上和/或半导体结构中形成一些结构和层别。半导体结构可包含基底、一个或多个蚀刻停止层以及一个或多个介电层。半导体结构也可依据需求包含其他层。依据一些实施例，基底可为硅基底。基底的一个范例可为关于图1所述的基底102。在一些实施例中，基底可为其他半导体(例如锗)、化合物半导体(包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、gaasp、alinas、algaas、gainas、gainp、gainasp和/或锑化铟)、合金半导体(包含sige)或前述的组合。在一些实施例中，基底可为绝缘层上覆半导体。在一些实施例中，基底可为外延材料。在一些实施例中，蚀刻停止层形成于基底上，并可用来防止蚀刻基底。蚀刻停止层的组成可为氮化硅。其他例示性的组成包含氮氧化硅、tin和/或其他合适的材料。蚀刻停止层的沉积可通过任何合适的工艺完成。介电层由介电材料制成，且可由氧化硅、旋涂玻璃、sin、氮氧化硅、掺杂氟的硅玻璃、低介电常数材料和/或其他合适的绝缘材料形成。介电层的沉积可通过任何合适的工艺完成。在一些实施例中，半导体结构可包含覆盖层、其他蚀刻停止层和/或其他合适的材料。在一些实施例中，半导体结构也可包含加工的集成电路晶片，其含有例如被配置为互补金属氧化物半导体电路的多个晶体管。在一些实施例中，主动和被动装置(例如晶体管、二极管、电容、电阻、电感以及类似物)可形成于半导体结构上和/或半导体结构中。在一些实施例中，半导体结构包含凸起结构，例如鳍。鳍可通过使用合适的工艺(包含光刻和蚀刻工艺)制造。

依据一些实施例，在操作1604中，在半导体结构上方沉积盖膜并将盖膜图案化。盖膜可包含金属硬掩模层。在一些实施例中，盖膜也可包含其他层。金属硬掩模层的例示性组成可包含例如tin。金属硬掩模层的范例可为关于图2所述的金属硬掩模层202。金属硬掩模层可通过使用合适的沉积工艺(例如化学气相沉积工艺)形成。在一些实施例中，金属硬掩模层的厚度在约至约的范围中。图案化工艺可为蚀刻工艺，其包含在金属硬掩模层上沉积光致抗蚀剂材料，将光致抗蚀剂曝光和图案化使金属硬掩模层将被蚀刻的部分暴露出来，以及蚀刻金属硬掩模层的暴露部分。蚀刻工艺可包含任何合适的蚀刻技术，例如干蚀刻、湿蚀刻、反应性离子蚀刻和/或其他蚀刻方法。在一些实施例中，盖膜的移除部分可具有宽度在约5nm至约20nm的范围中。

依据一些实施例，在操作1606中，在装置结构(例如基底、介电层或金属栅极电极)中形成沟槽。依据一些实施例，蚀刻装置结构未受保护的部分以形成沟槽。形成的沟槽可具有在沟槽顶部和底部测量到大致相同的宽度，或者沿沟槽深度可为不同的宽度。蚀刻工艺可为等离子体蚀刻工艺，例如使用氧基等离子体的反应性离子蚀刻工艺。在一些实施例中，反应性离子蚀刻工艺可包含其他蚀刻气体，例如氮、cf4和/或其他合适的气体。在介电层中形成凹口的许多其他方法也可为合适的。形成沟槽的范例可为分别于图4、图11、图14、图15描述的沟槽402、沟槽1104、沟槽1404和沟槽1507。在一些实施例中，形成的凹口的深度可由介电层的深度或改变蚀刻工艺来决定，使达到标称的深度。在一些实施例中，形成的凹口的深度也可由鳍式场效晶体管结构的高度来决定。举例来说，依据一些实施例，凹口的深度可在约50nm至约150nm的范围中。凹口的深度也可大于约150nm，且应当注意的是，此处描述的深度的范围仅提供作为范例，且可依据产品需求选择。在一些实施例中，沟槽可具有高深宽比在约6-20的范围中。举例来说，在一些实施例中，沟槽可具有宽度约10nm以及深度约200nm(其造成深宽比20:1)。在一些实施例中，深宽比可小于6。

依据一些实施例，在操作1608中，在沟槽中沉积间隙填充层。间隙填充层可通过使用多步骤工艺形成，并含有一个或多个子层，其中每一子层可通过使用沉积和处理工艺形成，以产生无空隙和无缝的间隙填充层。在一些实施例中，增强的间隙填充层可形成于平坦表面上。在一些实施例中，每一子层可为sinx层。沉积工艺可包含在基底的暴露表面(例如沟槽的底部和侧壁)上形成sinx间隙填充层的第一子层。沉积工艺可在温度约10℃至约200℃的范围中。形成工艺可例如包含使用低反应性粘附系数分子和一种或多种辅助气体的化学气相沉积工艺。在一些实施例中，低反应性粘附系数分子可为si-n-h分子(例如三硅烷胺)。在一些实施例中，可使用全氢聚硅氮烷。在一些实施例中，一种或多种辅助气体的组成可包含例如氨、氮、氦、氩、其他合适的辅助气体和/或前述的组合。在一些实施例中，化学气相沉积工艺可为流动式化学气相沉积。子层的厚度可在约1nm至约400nm的范围中。sinx间隙填充层的第一子层的范例可为关于图8所述的第一子层802a。

在操作1610中，在沉积的间隙填充层上进行原位处理工艺。沉积工艺之后是原位处理工艺，其中一种或多种等离子体活化辅助气体可在沉积的间隙填充层中的相邻分子之间形成nh-nh键。参照图7描述低反应性粘附系数分子和辅助气体的分子结构的例示性化学变化。原位处理工艺的温度可在约10℃与约200℃的范围中。在形成工艺之后，可使用选择性的紫外光固化工艺来使氢键脱离，并移除沉积的间隙填充层的氢原子。如果使用紫外光固化工艺，第一子层应具有足够厚度来保护下方材料免受紫外光照射。举例来说，依据一些实施例，第一子层的厚度应大于间隙填充层中紫外光的穿透深度。

在操作1612中，可进行多次沉积和处理工艺以形成更多子层直到具有标称的厚度和质量的sinx间隙填充层至少形成于沟槽中。依据一些实施例，第二子层或更多的子层可具有相似于或小于第一子层的厚度。这些子层可形成具有标称的厚度和质量的sinx间隙填充层。第二子层和形成的sinx间隙填充层的范例可为关于图10所述的第二子层802b和sinx间隙填充层802。通过使用多步骤沉积和处理工艺形成的增强的间隙填充层也可用于填充在鳍式场效晶体管结构中的间隙或沟槽。

依据本公开各种实施例提供形成无空隙和无缝的sinx间隙填充层的方法。sinx间隙填充层可通过使用多步骤沉积和原位处理工艺形成。形成工艺可包含使用低反应性粘附系数分子的化学气相沉积工艺以及使用一种或多种辅助气体的处理工艺的循环。低反应性粘附系数分子可包含si-n-h分子(例如由全氢聚硅氮烷或三硅烷胺形成)。辅助气体可例如由nh3、he、ar、n2、其他合适的气体或前述的组合形成。sinx间隙填充层的标称厚度和质量可至少通过沉积条件、循环次数、分子和辅助气体的选择来改变。

依据本公开各种实施例，使用沉积和原位处理工艺在半导体结构中形成sinx间隙填充层除了其他之外提供以下好处:1.在高深宽比结构中增强的间隙填充性能；2.没有薄弱接缝的无空隙间隙填充层；3.由于分子的低反应性粘附系数性质导致的选择性的平坦化工艺；4.通过形成工艺的条件和循环改变的sinx间隙填充层的可控制的厚度；以及5.由于间隙填充层的增强的性质所实现的改善的装置可靠度。

在一些实施例中，一种半导体结构的制造方法包含在半导体结构中形成凹口，凹口可包含侧壁和底表面。使用化学气相沉积(cvd)工艺在侧壁和底表面上沉积氮化硅间隙填充层，化学气相沉积工艺可使用低反应性粘附系数(rsc)分子以及第一组辅助气体。可在氮化硅间隙填充层上进行处理工艺，且处理工艺可包含将氮化硅间隙填充层暴露于第二组辅助气体。

在一些其他实施例中，其中低反应性粘附系数分子包含三硅烷胺(tsa)。

在一些其他实施例中，其中低反应性粘附系数分子包含全氢聚硅氮烷(phps)。

在一些其他实施例中，其中第一组和第二组辅助气体包含氨、氮、氦或氩。

在一些其他实施例中，其中凹口的深宽比在约6-20的范围中。

在一些其他实施例中，其中处理工艺在温度约10℃至约200℃的范围中进行。

在一些其他实施例中，其中化学气相沉积工艺包含等离子体增强化学气相沉积(pecvd)、原子层沉积(ald)或等离子体增强原子层沉积(plasma-enhancedald，peald)。

在一些其他实施例中，其中化学气相沉积工艺包含流动式化学气相沉积(fcvd)。

在一些其他实施例中，其中沉积氮化硅间隙填充层的步骤包含沉积氮化硅间隙填充层的一个或多个子层。

在一些其他实施例中，其中处理工艺更包含将每一沉积的子层暴露于第二组辅助气体。

在一些实施例中，半导体结构包含基底以及第一鳍和第二鳍从基底突出。半导体结构也包含栅极电极形成于第一鳍和第二鳍上。间隙填充层形成于栅极电极中以及第一鳍与第二鳍之间，间隙填充层可包含通过使用流动式化学气相沉积(fcvd)工艺形成的氮化硅层，并暴露于一种或多种等离子体活化辅助气体。

在一些其他实施例中，其中流动式化学气相沉积工艺使用低反应性粘附系数(rsc)分子以及包含氨、氮、氦或氩的一种或多种气体。

在一些其他实施例中，其中低反应性粘附系数分子包含三硅烷胺(tsa)。

在一些其他实施例中，其中低反应性粘附系数分子包含全氢聚硅氮烷(phps)。

在一些其他实施例中，其中间隙填充层包含一个或多个氮化硅层。

在一些实施例中，半导体结构的制造方法包含在基底上方形成导电结构以及蚀刻导电结构以形成开口。此方法也包含通过使用低反应性粘附系数(rsc)分子和第一组辅助气体的流动式化学气相沉积(fcvd)工艺在开口中沉积间隙填充层的第一子层。第一子层可暴露于第二组辅助气体。可在第一子层上方沉积间隙填充层的第二子层，且第二子层由流动式化学气相沉积工艺形成。第二子层可暴露于第二组辅助气体。

在一些其他实施例中，其中低反应性粘附系数分子包含三硅烷胺(tsa)。

在一些其他实施例中，其中低反应性粘附系数分子包含全氢聚硅氮烷(phps)。

在一些其他实施例中，其中间隙填充层包含氮化硅。

在一些其他实施例中，其中第一组和第二组辅助气体包含氨、氮、氦或氩。

应当理解的是，实施方式的部分而非发明摘要为用于解释权利要求。发明摘要的部分可阐述所考虑的一个或多个实施例，但不是所有的例示性实施例，因此不意图限制所附上的权利要求书。

前述内容概述了许多实施例的特征，使本领域普通技术人员可以从各个方面更加了解本公开实施例。本领域普通技术人员应可理解，且可轻易地以本公开实施例为基础来设计或修饰其他工艺及结构，并以此达到相同的目的和/或达到与在此介绍的实施例等相同的优点。本领域普通技术人员也应了解这些相等的结构并未背离本公开的发明构思与范围。在不背离本公开的发明构思与范围的前提下，可对本公开进行各种改变、置换或修改。