半导体装置的制作方法

本发明涉及半导体装置。

背景技术

已知在半导体装置中，在电源端子(vdd)与接地端子(vss)之间设置静电放电(esd；electrostaticdischarge)的保护电路。

能够例如列举具备被连接有接地布线的护环围起的esd保护电路的半导体装置(例如参照专利文献1、2)。

专利文献1：日本特开2012－43845号公报

专利文献2：日本特开2014－154595号公报

另外，伴随着近年来的半导体装置的微细化，电迁移(em：electromigration)所引起的金属布线的可靠性不良成为问题。em是因在金属布线中流动的电流而产生的现象，所以有可能因在金属布线中流动esd电流而在金属布线产生em。然而，未知具备考虑了em的产生的esd保护电路的半导体装置。

技术实现要素：

本发明是鉴于上述的点而完成的，其目的在于提供具备能够抑制em的产生的esd保护电路的半导体装置。

本半导体装置具备：基板；第一晶体管，形成于上述基板，并具有第一导电型的第一杂质区域以及第二杂质区域；第一护环，形成于上述基板，在俯视时位于包围上述第一晶体管的位置，并具有与上述第一导电型不同的第二导电型；第一布线，形成在上述第一护环上，并与上述第一护环电连接；以及接地布线，形成在上述第一布线上，并与上述第一布线以及上述第二杂质区域电连接，上述第一晶体管具备俯视时与上述第一护环的间隔为第一距离的第一部分、和俯视时与上述第一护环的间隔为比上述第一距离短的第二距离的第二部分，上述第一部分在俯视时位于与上述接地布线分离的位置，上述第二部分在俯视时位于与上述接地布线重叠的位置。

根据公开的技术，能够能够提供具备能够抑制em的产生的esd保护电路的半导体装置。

附图说明

图1是第一实施方式所涉及的半导体装置的电路图。

图2例示第一实施方式所涉及的半导体装置的结构的俯视图。

图3是图2的a部的俯视图。

图4是沿着图3的a－a线的剖视图。

图5是沿着图3的b－b线的剖视图。

图6是沿着图3的c－c线的剖视图。

图7是沿着图3的d－d线的剖视图。

图8是在第一实施方式的变形例1所涉及的半导体装置中与图3相当的俯视图。

图9是沿着图8的a－a线的剖视图。

图10是沿着图8的b－b线的剖视图。

图11是沿着图8的c－c线的剖视图。

图12是沿着图8的d－d线的剖视图。

图13是半导体装置1为纳米线fet的情况下的沿着图8的a－a线的剖视图。

图14是半导体装置1为纳米线fet的情况下的沿着图8的b－b线的剖视图。

图15是对vdd布线、vss布线等的配置进行说明的图。

图16是例示第一实施方式的变形例3的结构的俯视图。

图17是例示第二实施方式所涉及的半导体装置的结构的俯视图。

图18是第三实施方式所涉及的半导体装置的电路图。

图19是例示第三实施方式所涉及的半导体装置的结构的俯视图。

图20是其它对象电路的电路图(其1)。

图21是例示图20所示的半导体装置的结构的俯视图。

图22是其它对象电路的电路图(其2)。

图23是例示图22所示的半导体装置的结构的俯视图。

图24是其它对象电路的电路图(其3)。

图25是例示图24所示的半导体装置的结构的俯视图。

图26是例示第四实施方式所涉及的半导体装置的结构的俯视图。

符号说明

1、1a、1b、1c、1d…半导体装置；11、12…nmos；21、22…pmos；111、112、121、122、211、212、221、222…杂质区域；113、123、213、223…栅极电极；113d、123d…栅极电极构造；115…纳米线；117、217…护环；130…基板；131…p－well；132…sti；133…硅化物层；134…栅极绝缘膜；135…隔离膜；136、137、138…层间绝缘膜；151、154…布线；152…vdd布线；153…vss布线；170…i/o单元

具体实施方式

以下，参照附图对用于实施发明的方式进行说明。在各附图中，同一构成部分标注同一符号，有时省略重复的说明。此外，在本申请中，第一导电型是n型或者p型，第二导电型是与第一导电型相反导电型的p型或者n型。

〈第一实施方式〉

图1是第一实施方式所涉及的半导体装置的电路图。如图1所示，半导体装置1具有nmos11(第一晶体管)，其中，该nmos11是n型场效应型晶体管(fet)。nmos11连接在vdd与vss之间。在nmos11的栅极电极113连接有esd触发电路c11。d11是寄生二极管。

esd触发电路c11检测esd电涌，在电涌产生时间内使nmos11导通。由此，能够保护连接在vdd与vss之间的保护对象电路免受esd电涌。此外，保护对象电路可以为连接在vdd与vss之间的全部电路。

在第一实施方式中，以半导体装置1为平面型fet的情况为例，进行以下的说明。

图2是例示第一实施方式所涉及的半导体装置的结构的俯视图。

如图1以及图2所示，在半导体装置1中，nmos11的n型的杂质区域111(第一杂质区域)经由vdd布线152与vdd(电源端子)电连接。另外，nmos11的n型的杂质区域112(第二杂质区域)经由vss布线153与vss(接地端子)电连接。另外，y方向上排列的nmos11的n型的杂质区域111彼此经由布线151电连接。

nmos11的杂质区域111以及112和栅极电极113被p型的杂质区域亦即护环117(第一护环)围起。护环117经由被配置在护环117上的金属布线层m1的布线154与vss布线153连接。另外，布线154被配置为在俯视时包围nmos11。

另外，在图2中，省略被配置于护环117上的导通孔v0、使多个杂质区域112相互电连接的布线层m1的布线、使多个栅极电极113相互电连接的布线层m1的布线。

此外，在本申请中，护环是指形成于基板的杂质区域且包围晶体管、电路。但是，也包括如后述的finfet、纳米线fet的情况那样杂质区域不连续地包围晶体管、电路。

在半导体装置1中，处于vss布线153的下方的护环117(设为第一部分)和nmos11的杂质区域111的间隔w2或者w3比与护环117的第一部分不同的部分和nmos11的杂质区域111的间隔w1窄。

假设在没有对w1、w2以及w3设置差的结构中，从vss向vdd流动esd电流的情况下，若esd电流在vss布线153的下部流动，则之后经由金属布线层m1的布线154到达vdd，所以有可能在布线154产生em。

在半导体装置1中，由于间隔w2或者w3比间隔w1窄，所以与电阻高的间隔w1的部分相比，esd电流容易在电阻低的间隔w2或者w3的部分中流动。由此，可以抑制esd电流在护环117上的布线154中流动，能够抑制因esd电流而布线154产生em。

此外，在图2中，作为一个例子，示出在护环117内在y方向上配置4段nmos11的例子，但并不限于此。

以下，更详细地对半导体装置1的布局进行说明。图3是图2的a部的俯视图。图4是沿着图3的a－a线的剖视图。图5是沿着图3的b－b线的剖视图。图6是沿着图3的c－c线的剖视图。图7是沿着图3的d－d线的剖视图。

参照图3～图7，在半导体装置1中，在n型半导体构成的基板130形成有含有p型杂质的p－well131、sti132(shallowtrenchisolation：浅沟道隔离)、n型的杂质区域111以及112、p型的护环117等。在护环117上形成有布线154。布线154经由导通孔v0与护环117连接。此外，在基板130的导电型为p型的情况下，可以省略p－well131的形成。

在杂质区域111以及112、护环117的表面形成有例如由镍硅化物、钴硅化物等构成的硅化物层133。sti132例如由氧化硅膜形成。此外，图中，示出p+的p型杂质的浓度比p－well的p型杂质的浓度高的区域，并示出n+的n型杂质的浓度比n－well的n型杂质的浓度高的区域。

在基板130上的杂质区域111与杂质区域112之间的区域中经由栅极绝缘膜134形成有栅极电极113。栅极电极113能够例如由多晶硅形成。栅极电极113可以具有氮化钛等金属。栅极绝缘膜134能够例如由氧化硅膜形成。栅极绝缘膜134可以具有铪、锆、镧、钇、铝、钛或者钽的氧化物。

在栅极绝缘膜134以及栅极电极113的侧面设置有例如由氧化硅膜、氮化硅膜等构成的隔离膜135。硅化物层133、隔离膜135、栅极电极113被层间绝缘膜136覆盖。

金属布线层m1经由被设置在层间绝缘膜136的导通孔v0与杂质区域111以及112、护环117等连接。金属布线层m1的侧面被层间绝缘膜137覆盖。金属布线层m1的上表面被层间绝缘膜138覆盖。

金属布线层m2经由被设置在层间绝缘膜138的导通孔v1与金属布线层m1连接。金属布线层m2的侧面被层间绝缘膜138覆盖。

金属布线层m1以及m2和导通孔v1能够例如由氮化钽、钽的阻挡金属膜以及铜等形成。导通孔v0能够例如由氮化钛的胶膜以及钨的膜等形成。金属布线层m1能够例如为单金属镶嵌结构。金属布线层m2以及导通孔v1能够例如为双金属镶嵌结构。

层间绝缘膜136能够例如有氧化硅膜等形成。层间绝缘膜137以及138能够例如由sioc(添加碳的氧化硅)、多孔膜等低介电常数材料等形成。

此外，布线154包含在金属布线层m1中，vdd布线152以及vss布线153包含在金属布线层m2中。以下，关于图3～图7，更详细地进行说明。

如图3所示，在vss布线153的下方，护环117与nmos11的杂质区域111的间隔为w2，除此以外的部分的护环117与nmos11的杂质区域111的间隔为比间隔w2大的间隔w1。

另外，可以使在俯视时与vss布线153重叠的位置的导通孔v0的护环117的延伸方向(在图3中为y方向)的密度高于在俯视时不与vss布线153重叠的位置的导通孔v0的护环117的延伸方向的密度。由此，能够容易使esd电流流向vss布线153的下的护环117。但是，也可以使在俯视时与vss布线153重叠的位置的导通孔v0的护环117的延伸方向的密度与在俯视时不与vss布线153重叠的位置的导通孔v0的护环117的延伸方向的密度相同。此外，此处所说的密度是指在俯视时沿一定方向延伸配置的导通孔v0的每单位长度的配置个数。

此外，如图3那样，随着远离vss布线153，也可能逐渐使护环117与nmos11的间隔增加。即，与护环117的间隔可以在nmos11中的与护环117的间隔较窄的部分(间隔w2的部分)和与护环117的间隔较宽的部分(间隔w1的部分)之间逐渐扩大。

通过成为这样的配置，获得em抑制的效果并且能够增加护环117内的nmos的数量，并能够提高半导体装置1的性能(例如驱动能力、esd保护能力)。

此外，如图3所示，布线151的一个可以在俯视时与vss布线153重叠的位置上与杂质区域111连接，在俯视时不与杂质区域111重叠的位置(例如护环117与杂质区域112之间的sti132上)与vdd布线152连接。

另外，图3是图2的右侧部分的放大图，但在图2的左侧部分中也可以为同样的结构。

在图3中，图示出使杂质区域112和vss布线153电连接，并使多个杂质区域112相互电连接，且沿y方向延伸的布线层m1的布线。另外，图示出使多个栅极电极113相互电连接，且沿y方向延伸的布线层m1的布线。

如图4以及图5所示，由于间隔w1大于间隔w2，所以图4的sti132的下方(w1的箭头的上方)的p－well131的电阻值大于图5的sti132的下方(w2的箭头的上方)的p－well131的电阻值。此外，图4的p－well131的部分的电阻标记示意性地表示电阻值较大(其它的图也是同样的)。

如图6以及图7所示，金属布线层m1的布线151经由导通孔v0与nmos11的杂质区域111连接。另外，布线151从vss布线153的下方到vdd布线152的下方横跨未配置nmos11的区域的sti132而沿y方向延伸，并经由导通孔v1与vdd布线152连接。

此外，在图4～图7中，将vdd布线152以及vss布线153配置在金属布线层m2，但也能够配置于比金属布线层m2靠上方的金属布线层。

这样，在第一实施方式的半导体装置1中，在俯视时与护环117的间隔较宽的部分(间隔w1的部分)在俯视时位于与vss布线153(在俯视时不重叠)分离的位置，间隔较窄的部分(间隔w2或者w3的部分)在俯视时位于与vss布线153重叠的位置。由此，与电阻高的间隔w1的部分相比，esd电流容易在电阻低的间隔w2或者w3的部分中流动。结果可以抑制esd电流在护环117上的布线154中流动，并能够抑制因esd电流而在布线154产生em。

另外，可以使在俯视时与vss布线153重叠的位置的导通孔v0的护环117的延伸方向(图3y方向)的密度高于在俯视时不与vss布线153重叠的位置的导通孔v0的护环117的延伸方向的密度。由此，由于esd电流容易流向vss布线153的下方，所以能够更加抑制因esd电流而在布线154产生em。

另外，随着与vss布线153分离，可以逐渐使护环117与nmos11的间隔增加。通过成为这样的配置，从而获得em抑制的效果，并且能够增加护环117内的nmos的数量，并能够提高半导体装置1的性能(例如驱动能力、esd保护能力)。

此外，在本实施方式中，在vss～vdd间设置有nmos11，但例如也能够代替vdd而在输入输出信号端子(pad)与vss之间设置nmos11。

〈第一实施方式的变形例1〉

在第一实施方式的变形例1中，示出半导体装置1为具有finfet(翅片(fin)形状的沟道的场效应型晶体管)的情况下的例子。此外，在第一实施方式的变形例1中，有时省略有关与已经说明的实施方式相同的构成部的说明。

图8是与图3相当的俯视图。图9是沿着图8的a－a线的剖视图。图10是沿着图8的b－b线的剖视图。图11是沿着图8的c－c线的剖视图。图12是沿着图8的d－d线的剖视图。

如图8所示，基本的配置与图3的情况相同。但是，在半导体装置1为finfet的情况下，与为平面型fet的情况不同，在nmos11中，在y方向上配置多个沿x方向延伸的翅片(fin)。另外，栅极电极113以及局部布线l0在y方向上横跨多个翅片而形成。

在图8中，在翅片(fin)的终端上形成有虚设栅极电极结构113d，但这不是必须的，也可以不形成虚设栅极电极构造113d。

护环117也由翅片形成。在半导体装置1为平面型fet的情况下，护环117为一个(参照图2等)，但在半导体装置1为finfet的情况下，分离的翅片的集合成为护环117。

此外，在图8的例子中，翅片为四个，但翅片的个数可以是一个，也可以是四个以外的多个。

另外，也可以与图3的情况同样地在俯视时nmos11的左右都为与图8相同的结构。

如图9以及图10所示，翅片例如是通过对半导体基板进行图案化而形成的，此处通过离子注入来形成与各晶体管的源极和漏极对应的杂质区域。翅片和金属布线层m1的布线经由局部布线l0和局部布线l0上的导通孔v0而连接。另外，在栅极电极113上也有形成有局部布线l0的部分，并在其上形成导通孔0以及金属布线层m1(图示省略)。此外，导通孔v0和金属布线层m1的布线能够例如为双金属镶嵌结构。该情况下，导通孔v0以及金属布线层m1的布线能够例如由氮化钽、钽的阻挡金属膜以及铜等形成。另外，局部布线l0能够例如由氮化钛的胶膜以及钨的膜等形成。

如图11以及图12所示，从金属布线层m1到金属布线层m2为止，基本的剖面结构与图6以及图7的情况相同。但是，与半导体装置1为平面型fet的情况不同，构成晶体管的源极-漏极的部分成为从基板130突出的翅片形状。

这样在半导体装置1为finfet的情况下，也与第一实施方式同样地通过对间隔w1、w2以及w3设置差，与电阻高的间隔w1的部分相比，esd电流容易在电阻低的间隔w2或者w3的部分中流动。结果可以抑制esd电流在护环117上的布线154中流动，并能够抑制因esd电流而在布线154产生em。

此外，可以与第一实施方式同样地使护环117延伸的方向上的导通孔0的配置密度在vss布线153的下方高、在与vss布线153的下方不同的部分低。另外，可以随着远离vss布线153而使护环117与nmos11的间隔逐渐增加。在这些情况下，也起到与第一实施方式同样的效果。

〈第一实施方式的变形例2〉

在第一实施方式的变形例2中，示出半导体装置1为纳米线fet的情况的例子。此外，在第一实施方式的变形例2中，有时省略有关与已经说明的实施方式相同的构成部的说明。

由于俯视图与图8相同，所以图示省略。图13是半导体装置1为纳米线fet的情况下的沿着图8的a－a线的剖视图。图14是半导体装置1为纳米线fet的情况下的沿着图8的b－b线的剖视图。

如图13以及图14所示，基本的剖面结构与图9以及图10的情况相同。

但是，在半导体装置1为纳米线fet的情况下，finfet的沟道部分成为线状，以包围该沟道的方式形成有栅极绝缘膜、栅极电极。

此外，间隔w1与w2的关系、护环上的导通孔的数量、与护环逐渐分离的结构、布线层的配置基本上与第一实施方式以及变形例1相同。

图13以及图14所示的纳米线115是电流流动的较细的电线，其两端与包括成为纳米线fet的源极区域以及漏极区域的部分的板状的构造物连接。纳米线115例如由硅、锗或者它们的混合物等半导体材料形成，成为晶体管的沟道。纳米线115的根数能够任意地决定。至少与栅极电极113重叠的部分是与源极-漏极不同的导电型，或者没有进行杂质注入。

此外，图13以及图14所示的纳米线115的z方向的根数为2，但可以是一根，也可以是多于3的数。另外，如图8所示，nmos11中的纳米线115的y方向的根数是四根，但可以是一根，也可以是四根以外的多根。

在图13以及图14的例子中，护环117的部分为不具有纳米线的结构(与finfet同样的板状的结构)，但可以根据需要而形成纳米线结构。此外，并不限于本申请的nmos11、护环117，也可以使用作晶体管的部分为纳米线fet，在除此以外的区域形成与finfet同样的板状的结构。具体而言，在具有纳米线fet的半导体装置中，例如可以使用于对基板、阱供给电位的阱抽头区域成为板状的结构。与如纳米线fet那样的纳米线结构相比，板状的结构中与基板连接的面积较大，所以通过成为这样的结构，与使全部与纳米线fet相同的结构的情况相比，能够在与基板连接的区域中减少电阻。

这样，在半导体装置1为纳米线fet的情况下，也与第一实施方式同样地对间隔w1、w2以及w3设置差，从而与电阻高的间隔w1的部分相比，esd电流容易在电阻低的间隔w2或者w3的部分中流动。结果可以抑制esd电流在护环117上的布线中流动，并能够抑制因esd电流而在布线154产生em。

此外，可以与第一实施方式同样地使护环117延伸的方向的导通孔0的配置密度在vss布线153的下方高、在与vss布线153的下方不同的部分中低。另外，可以随着远离vss布线153而使护环117与nmos11的间隔逐渐增加。这些情况下，也起到与第一实施方式同样的效果。

〈第一实施方式的变形例3〉

在第一实施方式的变形例3中，示出被护环围起的电路的配置不同的例子。此外，在第一实施方式的变形例3中，有时省略有关与已经说明的实施方式相同的构成部的说明。

第一实施方式以及变形例1、2中所说明的vdd布线152以及vss布线153如图15所示，例如能够以包围基板130的周边的方式配置。此外，vdd布线152以及vss布线153被配置于比为了防止湿气等浸入半导体装置的内部而设置的防潮环(未图示)靠内侧。但是，vdd布线152以及vss布线153可以不一定是环状，vdd布线152可以配置于比vss布线153靠外侧。另外，vdd布线152以及vss布线153可以是多根。另外，也可以在多个vdd布线152之间配置vss布线153，或可以交替地配置多个vdd布线152以及多个vss布线153。

i/o单元170是设置输入输出用的半导体元件的分区，被配置于基板130的周边中基板130的上下边侧(沿x方向延伸的边侧)或者左右边侧(沿y方向延伸的边侧)。本发明的电路(被护环117围起的部分)被配置在i/o单元170内。但是，i/o单元170的一部分或者全部也可以位于电源供给焊盘或者信号输入输出焊盘、虚设焊盘的下部。

对于将i/o单元170配置于基板130的上下边侧(沿x方向延伸的边侧)的情况，在第一实施方式以及变形例1、2已进行了说明，但在将i/o单元170配置于基板130的左右边侧(沿y方向延伸的边侧)的情况下，例如能够为图16所示的配置。

具体而言，在将i/o单元170配置于基板130的左右边侧(沿y方向延伸的边侧)的情况下，如图16所示，vdd布线152以及vss布线153沿y方向延伸并在x方向上排列配置。因此，使nmos11与护环117的间隔w1、w2、w3具有差的部分的位置也改变。即，在第一实施方式以及变形例1、2中，有间隔w1、w2的差的部分在y方向上排列，而在第二实施方式中在x方向上排列。

此外，要在芯片内对齐nmos11的方向的情况下，特别是finfet、纳米线fet的情况下，有时根据芯片内的位置来变更电路内的配置，但在电路方面与第一实施方式以及变形例1、2等效。

另外，在图16中，省略被配置于护环117上的导通孔v0、使多个杂质区域112相互电连接的布线层m1的布线、使多个栅极电极113相互电连接的布线层m1的布线。

〈第二实施方式〉

在第二实施方式中，示出nmos与护环的间隔的宽窄的取法与第一实施方式不同的例子。此外，在第二实施方式中，有时省略有关与已经说明的实施方式相同的构成部的说明。

图17是例示第二实施方式所涉及的半导体装置的结构的俯视图。在图17中，上侧为锤型，远离vss布线153的位置(b部)的nmos11与护环117的间隔变窄这一点与图2的情况不同。即，在图17中，在俯视时与护环117的间隔较宽的部分的y方向的两侧配置有与护环117的间隔较窄的部分。

另外，在图17中，省略被配置于护环117上的导通孔v0、使多个杂质区域112相互电连接的布线层m1的布线、使多个栅极电极113相互电连接的布线层m1的布线。

在图17中，b部处于远离vss布线153的位置，来自vss布线153的电阻值较高，所以esd电流难以流动到变窄的b部。因此，具有em产生的抑制效果，并且可以增加nmos11的数量，并能够提高半导体装置1的性能(例如驱动能力、esd保护能力)。

此外，如图17所示，b部可以是在俯视时与vdd布线152重叠的位置。另外，如图17所示，具有使在俯视时不与杂质区域111重叠的位置(护环117与杂质区域112之间的sti132上)沿y方向延伸的部分的布线151可以同b部的nmos11的杂质区域111和与vss布线153重叠的位置的杂质区域111连接。另外，b部中的护环117与杂质区域111的距离可以同与vss布线153重叠的位置的护环117和杂质区域111的距离相同。

其它结构与第一实施方式相同，也可以如第一实施方式的变形例1以及2那样使用各种fet，或如变形例3那样改变电路的方向。另外，不仅vss～vdd间，也可以代替vdd而在输入输出信号端子(pad)与vss之间设置nmos11。

〈第三实施方式〉

在第三实施方式中，示出使用pmos来代替nmos的例子。此外，在第三实施方式中，有时省略有关与已经说明的实施方式相同的构成部的说明。

图18是第三实施方式所涉及的半导体装置的电路图。如图18所示，半导体装置1a具有pmos21(第二晶体管)，其中，该pmos21是p型的场效应型晶体管。pmos21连接在vdd与vss之间。在pmos21的栅极电极213上连接esd触发电路c11。d11是寄生二极管。

图19是例示第三实施方式所涉及的半导体装置的结构的俯视图。如图18以及图19所示，在半导体装置1a中，pmos21的p型的杂质区域211(第三杂质区域)经由vdd布线152与vdd(电源端子)连接。另外，pmos21的p型的杂质区域212(第四杂质区域)经由vss布线153与vss(接地端子)连接。另外，在y方向上排列的pmos21的p型的杂质区域212彼此经由布线151而连接。此外，简单描绘布线151。

另外，在图19中，省略被配置于护环217上的导通孔v0、使多个杂质区域211相互电连接的布线层m1的布线、使多个栅极电极213相互电连接的布线层m1的布线。

pmos21的杂质区域211以及212和栅极电极213被n型的杂质区域亦即护环217(第二护环)围起。护环217经由被配置在护环217上的金属布线层m1的布线154与vdd布线152连接。

假设在没有对w1、w2以及w3设置差的结构中，esd电流从vss向vdd流动的情况下，若esd电流在vss布线153的下部中流动，则之后，经由金属布线层m1的布线154到达vdd，所以有em产生的可能性。

然而，如图19所示，在半导体装置1a中，处于想要使esd电流流动的vdd布线152的下方的护环217与pmos21的杂质区域212之间隔w2或者w3比其它部分的护环217与pmos21的杂质区域212之间隔w1窄。

即，在俯视时与护环217的间隔较宽的部分(间隔w1的部分)在俯视时位于远离vdd布线152的位置，间隔较窄的部分(间隔w2或者w3的部分)在俯视时位于与vdd布线152重叠的位置。

由此，与电阻高的间隔w1的部分相比，esd电流容易在电阻低的间隔w2或者w3的部分中流动。结果可以抑制esd电流在护环217上的布线154中流动，并能够抑制因esd电流而在布线154产生em。

此外，esd电流从vss布线153经由布线151流向vdd布线152的下部的pmos21，但由于与护环217上的布线154相比较较多地配置布线151，所以使esd电流分散，不易产生em。

在pmos21中，也可以如第一实施方式的变形例1以及2那样使用各种fet，或如变形例3那样改变电路的方向。另外，不仅vss～vdd间，也可以代替vdd而为输入输出信号端子。另外，也可以如第二实施方式那样将远离vdd布线152的位置的pmos配置在护环217的附近(锤型)。

〈对象电路〉

上述的各实施方式以及各变形例也能够应用于图1以及图18以外的电路。此处，对能够应用上述的各实施方式以及各变形例的对象电路进行说明。此外，在以下的说明中，有时省略有关与已经说明的实施方式相同的构成部的说明。

[其1]

图20是其它对象电路的电路图(其1)。如图20所示，半导体装置1b具有nmos11以及12，其中该nmos11以及12是n型的场效应型晶体管。nmos11以及12串联连接在vdd与vss之间。

具体而言，在半导体装置1b中，nmos11的n型的杂质区域111经由vdd布线与vdd(电源端子)连接。另外，nmos12的n型的杂质区域122经由vss布线与vss(接地端子)连接。另外，使nmos11的n型的杂质区域112和nmos12的n型的杂质区域121连接。

另外，在nmos11的栅极电极113以及nmos12的栅极电极123上连接esd触发电路c11。d11是寄生二极管。

图21是例示图20所示的半导体装置的结构的俯视图。在图21(a)中，在i/o单元170内，nmos11以及12被p型的护环117围起。

由于vdd布线152(未图示)与nmos11的杂质区域111连接，所以对于nmos11，与第一以及第二实施方式以及变形例同样地对间隔w1、w2以及w3设置差。

由此，与电阻高的间隔w1的部分相比，esd电流容易在电阻低的间隔w2或者w3的部分中流动。结果可以抑制esd电流在护环117上的布线中流动，并能够抑制因esd电流而在布线产生em。此外，如图21(b)那样，在护环117中可以省略nmos11与nmos12之间沿x方向延伸的部分。

另外，在图21(a)以及图21(b)中，nmos11和nmos12在y方向上排列配置，但nmos11和nmos12可以例如在x方向上各一个交替地配置。

[其2]

图22是其它对象电路的电路图(其2)。如图22所示，半导体装置1c具有pmos21和nmos11，其中，该pmos21是p型的场效应型晶体管，该nmos11是n型的场效应型晶体管。pmos21以及nmos11串联连接在vdd与vss之间。

具体而言，在半导体装置1c中，pmos21的p型的杂质区域211经由vdd布线与vdd(电源端子)连接。另外，nmos11的n型的杂质区域112经由vss布线与vss(接地端子)连接。另外，使pmos21的p型的杂质区域212和nmos11的n型的杂质区域111连接，在杂质区域212与杂质区域111的连接部上再连接作为输入输出端子的pad11。

另外，在pmos21的栅极电极213以及nmos11的栅极电极113上连接驱动电路c12以及c13。d11为寄生二极管。

图23是例示图22所示的半导体装置的结构的俯视图。在图23中，在i/o单元170内，pmos21被n型的护环217围起，nmos11被p型的护环117围起。

对于pmos21，与第三实施方式同样地对间隔w1、w2以及w3设置差，对于nmos11，与第一以及第二实施方式以及变形例同样地对间隔w1、w2以及w3设置差。

由此，与电阻高的间隔w1的部分相比，esd电流容易在电阻低的间隔w2或者w3的部分中流动。结果能够抑制在从pad11向vdd的布线以及从vss向pad11的布线中因esd电流而产生em。

[其3]

图24是其它对象电路的电路图(其3)。如图24所示，半导体装置1d具有pmos21以及22和nmos11以及12，该pmos21以及22是p型的场效应型晶体管，该nmos11以及12是n型的场效应型晶体管。

pmos21、pmos22、nmos11以及nmos12串联连接在vdd与vss之间。

具体而言，在半导体装置1d中，pmos21的p型的杂质区域211经由vdd布线与vdd(电源端子)连接。另外，使pmos21的p型的杂质区域212和pmos22的p型的杂质区域221连接。

另外，nmos12的n型的杂质区域122经由vss布线与vss(接地端子)连接。另外，使nmos12的n型的杂质区域121和nmos11的n型的杂质区域112连接。

另外，使pmos22的p型的杂质区域222和nmos11的n型的杂质区域111连接，在杂质区域222与杂质区域111的连接部上还连接作为输入输出端子的pad11。

另外，在pmos21的栅极电极213以及pmos22的栅极电极223上连接pmos驱动器控制电路c14。另外，在nmos11的栅极电极113以及nmos12的栅极电极123上连接nmos驱动器控制电路c15。d11为寄生二极管。

图25是例示图24所示的半导体装置的结构的俯视图。在图25(a)中，在i/o单元170内，pmos21以及22被n型的护环217围起，nmos11以及12被p型的护环117围起。

由于vdd布线152(未图示)与pmos21的杂质区域211连接，所以对于pmos21，与第三实施方式同样地对间隔w1、w2以及w3设置差。另外，与图20的电路同样地，对于nmos11，与第一以及第二实施方式以及变形例同样地对间隔w1、w2以及w3设置差。

由此，与电阻高的间隔w1的部分相比，esd电流容易在电阻低的间隔w2或者w3的部分中流动。结果能够抑制在从pad11向vdd的布线以及从vss向pad11的布线中因esd电流而产生em。此外，如图25(b)那样，在护环117中，可以省略nmos11与nmos12之间沿x方向延伸的部分。同样地，在护环217中，可以省略pmos21与pmos22之间沿x方向延伸的部分。

〈第四实施方式〉

在第四实施方式中，示出将图20等所示的电路配置于护环内的情况的例子。此外，在第四实施方式中，有时省略有关与已经说明的实施方式相同的构成部的说明。

图26是例示第四实施方式所涉及的半导体装置的结构的俯视图。例如图20那样的将nmos11以及12级联连接在vdd与vss之间的电路中，如图26所示，也可以在x方向上交替地配置nmos11和nmos12。此外，在图26中，为了便于说明，用151d(m1)的符号表示与vdd布线152电连接的金属布线层m1的布线151，用151s(m1)的符号表示与vss布线153电连接的金属布线层m1的布线151。

图26的情况下，也与其它实施方式、变形例同样地，处于vss布线153的下方的护环117(设为第一部分)与nmos11的杂质区域111的间隔w2或者w3比护环117的与第一部分不同的部分与nmos11的杂质区域111的间隔w1窄。

由此，与其它实施方式、变形例同样地，与电阻高的间隔w1的部分相比，esd电流容易在电阻低的间隔w2或者w3的部分中流动，所以可以抑制esd电流在护环117上的布线154中流动，并能够抑制因esd电流而在布线154产生em。

另外，可以使在俯视时与vss布线153重叠的位置的导通孔v0的护环117的延伸方向的密度高于在俯视时不与vss布线153重叠的位置的导通孔v0的护环117的延伸方向的密度。由此，由于esd电流容易流向vss布线153的下方，所以能够更加抑制因esd电流而在布线154产生em。

另外，可以随着远离vss布线153而使护环117与nmos11的间隔逐渐增加。通过成为这样的配置，获得em抑制的效果，并且能够增加护环117内的nmos的数量，并能够提高半导体装置的性能(例如驱动能力、esd保护能力)。

另外，在nmos11以及12中，也可以如第一实施方式的变形例1以及2那样使用finfet、纳米线fet，或如变形例3那样改变电路的方向。另外，也可以如第二实施方式那样将远离vdd布线152的位置的nmos11配置于护环117的附近(锤型)。

至此的说明是针对图20的电路进行的，例如在图24的电路中，对于级联连接在vss(接地端子)与pad11(输入输出端子)之间的nmos11以及12，也可以与图26同样地配置。

另外，在图24的电路中，对于级联连接在vdd(电源端子)与pad11(输入输出端子)之间的pmos21以及22，也可以与图26同样地配置。

但是，在pmos21以及22的情况下，与图19的情况同样地，pmos21的杂质区域211以及212和栅极电极213被n型的杂质区域亦即护环217围起，护环217经由被配置在护环217上的金属布线层m1的布线154与vdd布线152连接。

以上，对优选的实施方式进行了详细说明，但并不限于上述的实施方式，能够对上述的实施方式加以各种变形以及置换而不脱离权利要求书所记载的范围。

例如，各实施方式以及变形例能够根据需要而适当地组合。

关于以上的各实施方式以及变形例，还公开以下的附记。

(附记1)一种半导体装置，其特征在于，具备：

基板；

第一晶体管，形成于上述基板，并具有第一导电型的第一杂质区域以及第二杂质区域；

第一护环，形成于上述基板，在俯视时位于包围上述第一晶体管的位置，并具有与上述第一导电型不同的第二导电型；

第一布线，形成在上述第一护环上，并与上述第一护环电连接；以及

接地布线，形成在上述第一布线上，并与上述第一布线以及上述第二杂质区域电连接，

上述第一晶体管具备俯视时与上述第一护环的间隔为第一距离的第一部分、和俯视时与上述第一护环的间隔为比上述第一距离短的第二距离的第二部分，

上述第一部分在俯视时位于与上述接地布线分离的位置，上述第二部分在俯视时位于与上述接地布线重叠的位置。

(附记2)根据附记1所述的半导体装置，其特征在于，

上述第一杂质区域与电源布线电连接。

(附记3)一种半导体装置，其特征在于，

基板；

第二晶体管，形成于上述基板，并具有第二导电型的第三杂质区域以及第四杂质区域；

第二护环，形成于上述基板，俯视时位于包围上述第二晶体管的位置，并具有与上述第二导电型不同的第一导电型；

第二布线，形成在上述第二护环上，并与上述第二护环电连接；以及

电源布线，形成在上述第二布线上，并与上述第二布线以及上述第三杂质区域电连接，

上述第二晶体管具备在俯视时与上述第二护环的间隔为第三距离的第三部分、和在俯视时与上述第二护环的间隔为比上述第三距离短的第四距离的第四部分，

上述第三部分在俯视时位于远离上述电源布线的位置，上述第四部分在俯视时位于与上述电源布线重叠的位置。

(附记4)一种半导体装置，其特征在于，

基板；

第一晶体管，形成于上述基板，并具有第一导电型的第一杂质区域以及第二杂质区域；

第一护环，形成于上述基板，俯视时位于包围上述第一晶体管的位置，并具有与上述第一导电型不同的第二导电型；

第一布线，形成在上述第一护环上，并与上述第一护环电连接；

接地布线，形成在上述第一布线上，并与上述第一布线以及上述第二杂质区域电连接；

第二晶体管，形成在上述基板，并具有第二导电型的第三杂质区域以及第四杂质区域；

第二护环，形成在上述基板，在俯视时位于包围上述第二晶体管的位置，并具有与上述第二导电型不同的第一导电型；

第二布线，形成在上述第二护环上，并与上述第二护环电连接；以及

电源布线，形成在上述第二布线上，并与上述第二布线以及上述第三杂质区域电连接，

上述第一晶体管具备在俯视时与上述第一护环的间隔为第一距离的第一部分、和在俯视时与上述第一护环的间隔为比上述第一距离短的第二距离的第二部分，

上述第一部分在俯视时位于远离上述接地布线的位置，上述第二部分在俯视时位于与上述接地布线重叠的位置，

上述第二晶体管具备在俯视时与上述第二护环的间隔为第三距离的第三部分、和在俯视时与上述第二护环的间隔为比上述第三距离短的第四部分，

上述第三部分在俯视时位于远离上述电源布线的位置，上述第四部分在俯视时位于与上述电源布线重叠的位置。

(附记5)根据附记1、2或者4所述的半导体装置，其特征在于，

设置将上述第一护环和上述第一布线连接的第一导通孔，

在俯视时与上述接地布线重叠的位置的上述第一导通孔的上述第一护环的延伸方向的密度高于在俯视时不与上述接地布线重叠的位置的上述第一导通孔的上述第一护环的延伸方向的密度。

(附记6)根据附记3或者4所述的半导体装置，其特征在于，

设置将上述第二护环和上述第二布线连接的第二导通孔，

在俯视时与上述电源布线重叠的位置的上述第二导通孔的上述第二护环的延伸方向的密度高于在俯视时不与上述电源布线重叠的位置的上述第二导通孔的上述第二护环的延伸方向的密度。

(附记7)根据附记4所述的半导体装置，其特征在于，

设置将上述第一护环和上述第一布线连接的第一导通孔，

在俯视时与上述接地布线重叠的位置的上述第一导通孔的上述第一护环的延伸方向的密度高于在俯视时不与上述接地布线重叠的位置的上述第一导通孔的上述第一护环的延伸方向的密度，

设置将上述第二护环和上述第二布线连接的第二导通孔，

在俯视时与上述电源布线重叠的位置的上述第二导通孔的上述第二护环的延伸方向的密度高于在俯视时不与上述电源布线重叠的位置的上述第二导通孔的上述第二护环的延伸方向的密度。

(附记8)根据附记4或者7所述的半导体装置，其特征在于，

上述第一杂质区域以及上述第四杂质区域与输入输出端子连接。

(附记9)根据附记1、4、7或者8所述的半导体装置，其特征在于，

使多个上述第一晶体管串联连接。

(附记10)根据附记1、2、4、5、7、8或者9所述的半导体装置，其特征在于，

上述第一晶体管具有在俯视时与上述第一护环的间隔为比上述第一距离短的第五距离的第五部分，

上述第二部分在俯视时位于上述第一部分与上述第五部分之间。

(附记11)根据附记1、2、4、5、7、8、9或者10所述的半导体装置，其特征在于，

在俯视时在上述第一部分与上述第二部分之间，上述第一晶体管与上述第一护环的间隔逐渐地扩大。

(附记12)根据附记1、2、4、5、7、8、9、10或者11所述的半导体装置，其特征在于，

上述第一晶体管是finfet。

(附记13)根据附记1、2、4、5、7、8、9、10或者11所述的半导体装置，其特征在于，

上述第一晶体管是纳米线fet。

(附记14)根据附记3、4或者6所述的半导体装置，其特征在于，

上述第二晶体管具有在俯视时与上述第二护环的间隔为比上述第三距离短的第六距离的第六部分，

上述第四部分在俯视时位于上述第三部分与上述第六部分之间。

(附记15)根据附记3、4、6或者14所述的半导体装置，其特征在于，

在俯视时在上述第三部分与上述第四部分之间，上述第二晶体管与上述第二护环的间隔逐渐扩大。

(附记16)根据附记3、4、6、14或者15所述的半导体装置，其特征在于，

上述第二晶体管是finfet。

(附记17)根据附记3、4、6、14或者15所述的半导体装置，其特征在于，

上述第二晶体管是纳米线fet。