多向自对准多图案化的制作方法

本发明涉及集成电路以及半导体装置制造，更具体地，涉及互连结构以及制造互连结构的方法。

背景技术

一后段工艺(back-end-of-line；beol)互连结构可用于使在前段工艺(front-end-of-line；feol)期间形成于一基板上的各装置结构相互连接，以及使其与芯片外部的环境相连接。用于形成一beol互连结构的自对准工艺涉及心轴(mandrel)作为建立一特征间距的牺牲特征。侧壁间隔件，其具有小于光学光刻的现行基本规则所允许的一厚度，形成在该心轴的垂直侧壁的附近。在选择性移除该心轴后，侧壁间隔件用于作为一蚀刻掩膜以蚀刻一底层硬掩膜，例如，通过一定向反应离子蚀刻(reactiveionetch；rie)工艺。图案中的未掩膜特征从该硬掩膜转移至一介电层以定义形成该beol互连结构的导线于其中的沟槽。

可以在心轴中形成具有一切割掩膜的切割件(cut)并蚀刻以便对该心轴进行分段，并定义随后可用于产生通过一尖部至尖部间隔以在尖部相互隔开的导线的间隙。一反应切割心轴的图案可被转移至该硬掩膜并最后从该硬掩膜转移至图案化的层间介电层。非心轴切割件同样可形成于该硬掩膜自身内，并定义当形成侧壁间隔件时可被介电材料填充的间隙。该填充的间隙可随后用于在该图案化的层间介电层中形成通过一尖部至尖部间隙而使其在尖部相互隔开的导线。

需要改进的互连结构以及制造互连结构的方法。

技术实现要素：

在本发明的一实施例中，一自对准多图案化结构包括一层间介电层，嵌埋于该层间介电层中的一第一非心轴互连件，嵌埋于该层间介电层中的一第二非心轴互连件，以及一连接互连件。该第一非心轴互连件以及该第二非心轴互连件各具有在一第一方向上延伸的侧面。该连接互连件从该第一非心轴互连件的该侧面向该第二非心轴互连件的该侧面，在沿着横向于该第一方向的一第二方向上延伸。

于本发明的一实施例中，提供一种形成自对准多图案化结构的方法。该方法包括形成一第一非心轴互连件以及一第二非心轴互连件于一层间介电层中。该第一非心轴互连件以及该第二非心轴互连件各具有在一第一方向上延伸的侧面。该方法还包括形成一连接互连件于该层间介电层中，并从该第一非心轴互连件的该侧壁向该第二非心轴互连件的该侧面，在沿着横向于该第一方向的一第二方向上延伸。

附图说明

纳入并构成本说明书的一部分的附图用于说明本发明的各种实施例，连同上面所给出的本发明的一般描述以及下面给出的各实施例的详细描述，用于解释本发明的各实施例。

图1至图5为根据本发明的实施例所示的一结构在一制程方法的连续阶段中的顶视图。

图1a为沿着图1中的线1a-1a所取的一截面图。

图5a为沿着图5中的线5a-5a所取的一截面图。

图5b为沿着图5中的线5b-5b所取的一截面图。

主要组件符号说明

10层间介电层

12硬掩膜

14心轴

15末端

16心轴切割件

18侧壁间隔件

20非心轴线

22非心轴间隔件

24心轴线

26终止块

30非心轴互连件、互连件或互连结构

32连接互连件、互连件或互连结构

34心轴互连件、互连件或互连结构

36侧面

38间隔件

40端面

41侧面

42测试焊垫

44部分

46沟槽

50互连结构。

具体实施方式

参考图1及图1a，根据本发明的各实施例，一层间介电层10可包括一电性绝缘介电材料，例如，富氢碳氧化硅(hydrogen-enrichedsiliconoxycarbide；sicoh)或其他类型的低k介电材料。该层间介电层10可位于包括在前段工艺(feol)所制造的各装置结构的一基板上以形成一集成电路。

一硬掩膜12位于层间介电层10的顶面上。硬掩膜12可以包括一金属，例如通过物理气相沉积(physicalvapordeposition；pvd)的氮化钛；及/或一介电材料，例如通过化学气相沉积(chemicalvapordeposition；cvd)的氮化硅(si3n4)。硬掩膜12从对层间介电层10的材料具有选择性的层间介电层10被移除。如本文所使用的，术语“选择性”是指一材料移除工艺(例如，蚀刻)表示目标材料的材料移除率(即，蚀刻率)高于在材料移除工艺中暴露的至少一其他材料的材料移除率(即，蚀刻率)。

心轴14形成在硬掩膜12的一顶面上。心轴14可例如通过在硬掩膜12的整个顶面上沉积一牺牲材料(例如，非晶硅)的一覆盖层(blanketlayer)，并使用一光刻堆栈通过光刻及蚀刻来图案化该覆盖层而同时形成。心轴14具有一纵向平行排列并在一给定方向(即，在x-y坐标系中的x方向)上延伸一长度。心轴14具有在横向于该纵长方向的一给定方向(即，在x-y坐标系中的y方向)上的一宽度。

参考图2，其中，相似的参考数字是指图1中的相似特征，于该制程方法的一后续制造阶段，心轴切割件16通过施加一切割掩膜(未予图示)并蚀刻以将心轴14切割成沿其长度在各自的位置上的不同部分而形成于该心轴14中。切割掩膜可以包括通过暴露于从一曝光源投射通过一光掩模的一辐射图案而被图案化的一光阻层，并使用一化学显影剂显影而形成位于心轴切割件16的预定位置的开口。使用一蚀刻工艺，例如反应离子蚀刻(rie)，也就是对硬掩膜12的材料具有选择性，移除心轴14的部分以形成位于切割掩膜中的开口位置处的心轴切割件16。

心轴切割件16暴露心轴14被移除的硬掩膜12的该顶面上的各个区域。心轴切割件16相互交错，使得它们的位置沿着相邻心轴14的长度而变化。心轴切割件16形成在切割心轴14的相邻端部15之间的一给定宽度的间隙。

参考图3，其中，类似的参考数字指的是图2中的类似特征，在制程方法的一后续制造阶段，侧壁间隔件18形成在与心轴14的垂直侧壁相邻的硬掩膜12的顶面上的位置。侧壁间隔件18通过在心轴14上以及暴露心轴14的硬掩膜12的顶面上沉积一共形层而形成，并使用一各向异性蚀刻工艺，例如反应离子蚀刻(rie)成形该共形层。侧壁间隔件18可以包括一介电材料，例如通过原子层沉积(atomiclayerdeposition；ald)所沉积的二氧化硅(sio2)。对构成心轴14以及侧壁间隔件18的材料进行选择，以使心轴14通过使用对侧壁间隔件18的材料具有选择性的一适当的蚀刻化学剂被移除。

硬掩膜12的非心轴线20设置为平行于心轴14并在侧壁间隔件18的相邻对之间，作为未被心轴14和侧壁间隔件18覆盖的硬掩膜12的顶面的区域。侧壁间隔件18还形成在相邻于心轴14的末端15并延伸通过切割心轴14之间的间隙。

心轴切割件16(图2)被尺寸化，且侧壁间隔件18具有一厚度使得非心轴间隔件22被布置为位于心轴14的末端15上的侧壁间隔件18之间的区域。可以选择心轴切割件16以及侧壁间隔件18的尺寸参数以确保切割心轴14的对向末端15之间的一最小端至端距离。非心轴间隔件22未被侧壁间隔件18填充及覆盖，并横向延伸以连接相邻的非心轴线20。

于一实施例中，心轴切割件16(图2)的宽度大于或等于70纳米，其比传统的设计规格更大。当形成足够尺寸的非心轴间隔件22时，需要比常规宽度更宽以提供用于形成间隔件18的足够空间。例如，侧壁间隔件18的宽度可从15纳米到25纳米，其耦接大于或等于70纳米的心轴切割件16，使得非心轴间隔件22具有大于或等于15纳米的一宽度。非心轴间隔件22的宽度反映在使用非心轴间隔件22的相同宽度的连接互连的后续形成中。

请参考图4，其中类似的参考数字指的是图3中的类似特征，在制程方法的一后续制造阶段，心轴14通过对侧壁间隔件18具有选择性的具有一适当蚀刻化学剂的一蚀刻工艺被移除。硬掩膜12暴露于心轴14通过蚀刻工艺被拉动的区域上方的心轴线24中。侧壁间隔件18布设于硬掩膜12的顶面的u型图案中，其中，非心轴间隔件22限定侧壁间隔件18和心轴线24的连续性中的断裂。终止块26形成于侧壁间隔件18、非心轴线20、非心轴间隔件22、以及心轴线24的图案化的边缘处。

参考图5、图5a、图5b，其中类似的参考数字指的是图4中的类似特征，在制程方法的一后续制造阶段，在移除心轴14之后，形成终止块26，硬掩膜12通过一蚀刻工艺而将侧壁间隔件18作为一蚀刻掩膜而被图案化。硬掩膜12自对应于非心轴线20、非心轴间隔件22、以及心轴线24的暴露区域的上方被移除。在蚀刻硬掩膜12期间，被侧壁间隔件18以及终止块26覆盖的硬掩膜12的区域被保存或保留。硬掩膜图案化的结果是将非心轴线20、非心轴间隔件22、以及心轴线24的图案转移到硬掩膜12。层间介电层10暴露于对应于非心轴线20、非心轴间隔件22以及心轴线24的区域的上方，并且在被侧壁间隔件18以及终止块26覆盖的区域的上方被遮盖。

使用硬掩膜12蚀刻层间介电层10作为一图案化的蚀刻掩膜以图案化层间介电层10，从而在层间介电层10中非心轴线20、非心轴间隔件22、以及心轴线24上方的位置形成沟槽46。在蚀刻层间介电层10之后，图案化的硬掩膜12可通过一个或多个蚀刻或清洗工艺被选择性地移除。侧壁间隔件18可以在层间介电层10被蚀刻后，或层间介电层10被蚀刻前，沿着图案化的硬掩膜12被移除。

一后段工艺(beol)互连结构50通过使用一导电体填充层间介电层10中的沟槽46以形成非心轴互连件30、连接互连件32、以及心轴互连件34作为嵌入在层间介电层10中的特征而形成。由钛(ti)、氮化钛(tin)、钽(ta)、氮化钽(tan)、或这些材料的一层状组合(例如，一tan/ta双层)组成的衬垫(未予示出)可在填充初级(primary)电导体之前被施加到沟槽中。该初级导电体可以包括使用一沉积工艺形成的一低电阻率金属，例如通过电镀或无电镀沉积形成的铜(cu)。互连件30,32以及34的形状和几何形状反映了暴露于通过图案化的硬掩膜12的层间介电层10中的沟槽形成的区域。于一实施例中，互连件30,32,及34可以是位于最接近于beol互连结构50的多个金属化层至feol装置结构的一第一金属化(m0)层中的导电特征，且其中，互连件30,32,34可通过一接触(ca)层中的垂直接触件连接至feol装置结构。于一实施例中，互连结构30，32，34可具有小于45纳米的一宽度。

互连件30及32被布置为在面向同一方向并相互平行排列的线性导电特征。互连件30及32由在硬掩膜12上的侧壁间隔件18所预先覆盖的区域上方所定义的间隔件38分隔开。间隔件38为层间介电层10的介电材料的线性部分。互连件30及32终止于由硬掩膜12上的终止块26所预先覆盖的区域的上方。非心轴互连件30被设置在相应区域上方的硬掩膜12中打开的非心轴线20的前端位置，且心轴互连件34被设置在相应区域上方的硬掩膜12中打开的心轴线24的前端位置。各非心轴互连件30具有侧面36，且各心轴互连件34具有端面40。

连接互连件32被布置成与非心轴互连件30横向对齐并与心轴互连件34横向对齐的线性导电特征。连接互连件32被放置在非心轴间隔件22的前端位置，其在具有等面积的硬掩膜12中被打开。各连接互连件32具有自非心轴互连件30中的一个的侧面36延伸至另一非心轴互连件30的侧面36的侧面41，其中，该连接的非心轴互连件30是平行的和相邻的。连接互连件32在通过由宽的心轴切割件16所产生的心轴互连件34的端面40之间的端至端间隙的非心轴互连件30之间横向延伸。心轴互连件34的端面40之间的端至端距离大于或等于70纳米。侧面41位于端面40之间，使得连接互连件32的宽度小于该端至端间隙。位于侧面41之间的连接互连件32的宽度大于或等于15纳米。层间介电层10的部分44位于连接互连件32与心轴连接件34的端面40之间。这些部分44具有由端面40与连接互连件32的宽度之间的端至端距离之间的差值的一半所给定的各自的宽度。

连接互连件32连接非心轴互连件30以定义通过连接互连件32提供的方向上的变化来来回回的一连续蛇形线。连接互连件32提供该连续蛇形线所需的方向上的变化。虽然本发明的实施例未予限制，但是互连件30,32,34可以通过将非心轴互连件30的终止末端与测试焊垫42连接来作为一测试结构。测试焊垫42可以位于与具有端面40的末端相对的非心轴互连件30的末端。测试焊垫42可以通过在beol互连结构的一最上层金属化层中沉积并蚀刻而形成。

测试结构可用于测试该m0金属化层中的断路。为此，可以使用测试焊垫42中的一个将一信号发射到该测试结构中，且该测试结构的输出将出现在另一测试焊垫42。如果互连件30,32,34由于一制造缺陷而具有一断路，则输出可能不存在。

对于先进技术节点，beol工艺可应用于自对准双图案化(self-aligneddoublepatterning；sadp)或自对准四图案化(self-alignedquaduplepatterning；saqp)以及多金属图案化的自对准切割件的形式的自对准多图案化(即，自对准多图案化)。传统的多图案化技术的不足之处在于相关的设计规则只能支持没有任何错误设计例外的单向金属线。因此，用于检测一金属层(例如，该m0金属层)中的断路的一传统测试结构必须通过在覆盖的通孔以及布线层中的金属化来连接单向金属线以提供用于单向金属线的连接。必须完成多个附加光刻层以形成用于测试所需的金属化层中的断路的传统测试结构。此外，基于传统测试结构可能受到附加变量的影响，例如，覆盖通孔中的断路、覆盖物、及工艺问题，以及作为工件(artifacts)的布线层。

互连件30,32,34的布置依赖于连接互连件32的形成中宽的心轴切割件，使得一金属化层(例如该m0金属化层)中的一at级连续蛇形线能够实现。互连件30,32,34的布置消除了在覆盖通孔以及布线层中通过金属化的单向线(即严格平行)的一方向上提供沿横向连接的传统需要。互连件30,32,34的布置能够提供双向自对准多图案化(即，sadp及saqp)，并显著减少了在多图案化期间由单向图案化所施加的beol互连件的设计限制。

上述方法用于集成电路芯片的制作。所得到的集成电路芯片可以由制造者以原始晶圆形式(例如，作为具有多个未封装芯片的一单晶圆)，作为一裸片，或一封装形式予以分布。该芯片可以与其他芯片、独立电路元件、及/或信号处理装置集成为一中间产品或一最终产品的一部分。该最终产品可以是包括集成电路芯片的任何产品，例如具有一中央处理器的计算机产品或智能手机。

本文引用的术语如“垂直”、“水平”、“横向”等均是通过举例的方式而不是通过限制的方式来建立参考框架的。诸如“水平”以及“横向”之类的术语指的是平行于一半导体基板的一顶面的一平面的一方向，而无论其实际的三维空间取向。例如“垂直”和“正交(normal)”等术语是指垂直于该“水平”和“横向”方向的一方向。诸如“上方”以及“下方”等术语表示元件或结构相对于彼此及/或将半导体基板的顶面作为相对标高的位置。

一特征“连接”或“耦接”到另一元件可以是直接连接或耦接至其他元件，或者，可以存在一个或多个中间元件。如果缺少中间元件，一特征可以“直接连接”或“直接耦接”至另一元件。如果存在至少一个中间元件，一特征可以“间接连接”或“间接耦接”至其他元件。

本发明的各种实施例的描述是为了说明的目的而提出，并不打算穷尽或局限于所公开的实施例。在不脱离所描述的各种实施例的范围和精神的情况下，许多修改和变化对本领域的普通技术人员来说是显而易见的。本文所使用的术语被选择来最好地解释实施例的原理、实际应用或相较于市场上的现有技术的技术改进，或者使本领域的技术人员能够理解本文所揭露的实施例。