本发明涉及微电子器件及存储器技术领域，涉及一种三维堆叠存储器及其制备方法。
背景技术
随着大数据时代信息存储技术的不断发展，人们对非挥发存储器的存储容量集成密度和制造成本提出了越来越高的要求。为了实现半导体存储器芯片更高的数据存储密度和更小的单位比特成本来提高在存储市场的竞争力，半导体存储器的发展趋势呈现由二维向三维转变。
相变存储器是一种新型的非易失性存储器，它是通过对以硫系化合物为主的相变材料施加特定脉冲，使其在有序的晶态(电阻低)和无序的非晶态(电阻高)进行快速的转变，从而实现数据的存储。其以读写速度快、功耗低、高开关窗口比、良好的数据保持力，抗热串扰与抗辐射能力等优越性能，被认为最有可能在将来替代闪存成为主流非易失性存储器之一。
相变存储器的制造工艺简单且与现在成熟的cmos工艺兼容，故从结构和工艺上，更易于实现三维存储器的多层堆叠，来满足高集成密度的需求。目前，二维平面相变存储器在器件尺寸缩小研究上逐渐面临物理极限，且随着特征尺寸的减小，单元间的串扰加剧，以及漏电流等影响严重，导致器件的可靠性降低。故相变存储器引入了三维堆叠技术，产生了三维堆叠相变结构。
相变存储器的三维堆叠在材料的选择、器件结构、工艺实现难度和成本等方面都面临问题。目前的三维堆叠存储器，就器件结构而言，采用的结构相对复杂，造成工艺实现难度较大，实际制造成品率低；在制造工艺上，工艺步骤与复杂度的较高，涉及到多层深孔刻蚀与填充，以及对各层的cmp平坦工艺，成本高昂，不利于更多层的堆叠。
技术实现要素：
针对现有技术的缺陷，本发明的目的在于提供一种三维堆叠存储器的制备方法，旨在解决现有的三维堆叠存储器件在工艺制备中存在的步骤复杂，工艺实现难度大以及成品率低的问题。
本发明提供的三维堆叠存储器的制备方法，包括下述步骤：
(1)在衬底上制备n条沿某一晶向方向的第一条状电极；
(2)在第一条状电极上制备具有m*n阵列通孔的第一绝缘层；
(3)在第一绝缘层的m*n阵列通孔中填充相变材料形成第一相变单元；
(4)在步骤(3)的结构上制备m条方向与第一条状电极正交且线宽相同的第二条状电极；
(5)在步骤(4)的结构上制备第二绝缘层，且所述第二绝缘层的厚度是第一绝缘层厚度两倍及两倍以上；
(6)在步骤(5)的结构上旋涂光刻胶作为牺牲材料，并利用刻蚀工艺在第二绝缘层表面进行局域平坦化操作；
(7)在所述第二绝缘层上且与第一绝缘层通孔相对应的位置进行过刻蚀形成m*n阵列通孔；
(8)在步骤(7)的m*n阵列通孔中填充相变材料形成第二相变单元；
(9)在步骤(8)的结构上制备n条方向与第二条状电极正交且线宽相同的第三条状电极后形成两层堆叠的相变存储器。
其中，旋涂光刻胶作牺牲材料，采用icp或rie等刻蚀工艺，对绝缘层表面进行局域平坦，使平坦后的绝缘层厚度与第一绝缘层相同。另外，只针对不平整度高的绝缘层进行平坦操作，在保证可靠性的同时，能够简化工艺。
更进一步地，第一条状电极的线宽为2μm～30μm。
更进一步地，步骤(3)中，所述第一相变单元的面积大于通孔横截面积且小于电极交叠区域面积。
更进一步地，步骤(4)中，所述第一相变单元所在区域位于所述第一条状电极与所述第二条状电极的空间交叠区域。
更进一步地，在步骤(9)之后，还包括下述步骤：
两层以上的三维堆叠存储器的制备则基于上述步骤进行重复堆叠，并确保每层绝缘层所占矩形区域面积随着层数的堆叠呈递减趋势，裸露出各层电极的引脚，往上堆叠成类正四棱台的台阶结构。
更进一步地，第奇数层条状电极除长度随层数增加递减外，其数目、线宽和方向均相等。对第偶数层绝缘层进行平坦操作，能保证器件可靠性的同时，简化工艺步骤。
在本发明实施例中，光刻采用多套对准标记的设计，共用电极的套刻过程中引入新一组对准标记，并以该组对准标记对准为主，之前的对准标记对准为辅，来提升套刻精度。
本发明还提供了一种基于上述的制备方法获得的三维堆叠存储器；采用上述方法制备的三维堆叠存储器可以提高存储密度。
更进一步优选的，三维堆叠存储器的三维结构可采用限制型结构、五层t型结构和非对称结构等单元结构，结合crossbar阵列结构。
更进一步优选的，绝缘层采用二氧化硅或者热导率与电导率更低的材料，也可对其掺杂来降低热导率及电导率。同时，绝缘层可以采用化学气相沉积工艺在150℃温度以下进行制备。
更进一步优选的，相变单元的薄膜厚度较需填充的阵列通孔的深度稍大，使相变单元能完全填充通孔，并被限制在通孔中。
更进一步优选的，相变单元形状与绝缘层通孔形状相似，尺寸大小介于绝缘层孔和电极线宽之间。
本发明基于相变存储器的基本单元阵列结构，采用了结构简单，工艺实现难度较低的限制型-交叉点阵列三维堆叠存储器结构。
本发明中的三维堆叠存储器单元结构及其制备方法，采用了限制型结构相变存储单元为基础，运用crossbar结构来建立大容量的存储阵列；采用大范围的具有阵列通孔的绝缘层，能够实现垂直方向上的电极隔离，同时相变材料被有效限制在通孔中，有利于提高热利用率，减小单元相变的操作电流；制备工艺上，整合了相变存储器的工艺制程，针对绝缘层的制备，减少了光刻和刻蚀工艺的次数；利用刻蚀工艺针对不平整度较大的绝缘层进行平坦化操作，在保证器件可靠性的同时，降低工艺成本。
附图说明
图1是本发明实施例提供的三维堆叠存储器的制备方法的实现流程图；
图2为本发明三维堆叠存储器实施例中两层堆叠bl剖面方向的制备工艺流程示意图；
其中，(a1)为所选衬底的示意图；
(a2)为在衬底表面上制备第一条状电极的示意图；
(a3)为在第一电极上制备带阵列通孔第一绝缘层的示意图；
(a4)为在第一绝缘层阵列通孔中填充相变材料形成第一相变单元的示意图；
(a5)为在下层结构上制备与第一条状电极正交的第二条状电极示意图；
(a6)为在第二条状电极上制备较厚的第二绝缘层的示意图；
(a7)为在下层结构上旋涂光刻胶做牺牲材料的示意图；
(a8)为对第二绝缘层进行局域平坦化操作与去胶的示意图；
(a9)为在第二绝缘层上与第一绝缘层相同的位置制备阵列通孔的示意图；
(a10)为在第二绝缘层阵列通孔中填充相变材料形成第二相变单元的示意图；
(a11)为在下层结构上制备与第二条状电极正交的第三条状电极示意图。
图3为本发明三维堆叠存储器实施例中两层堆叠wl剖面方向的制备工艺流程示意图；
其中，(b1)～(b11)示意图所示过程与(a1)～(a11)所示相对应。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
如图1所示，本发明提供了一种三维堆叠存储器的制备方法，具体包括：
(1)在衬底上制备n条沿某一晶向方向，线宽为2μm～30μm的第一条状电极；
其中，n小于衬底沿该方向所能容纳第一条状电极数目的最大值；为了尽可能的提高存储器的存储密度，n在取值范围内尽可能取大的值。
其中，第一条状电极的材料可以采用不易氧化，导电性好(电导率大于10e5，且越大越好)与熔点较高(熔点大于700摄氏度)的材料，如tiw合金、ti、pt等；
(2)在第一条状电极上制备具有m*n阵列通孔的第一绝缘层；
其中，m小于衬底沿与第一条状电极垂直方向所能容纳条状电极数目的最大值；为了尽可能的提高存储密度，在取值范围内尽可能取大的值。其中，第一绝缘层为形状规则的绝缘层，当第一绝缘层为矩形时，可以增加衬底表面的利用率，从而提高存储密度。
其中，矩形绝缘层的材料为sio2，或者与sio2相比热导率和电导率更低的材料，也可对其掺杂来降低热导率及电导率，如zns-sio2等。
其中，首先利用光刻工艺在条状电极上制备具有m*n阵列通孔的绝缘层图形，然后通过沉积绝缘材料，结合剥离工艺得到具有阵列通孔的绝缘层，该层绝缘层结构能够实现垂直方向与水平方向上的电极间的有效电热隔离，同时其上的通孔起到限制相变单元大小的作用，并有利于减少热串扰与漏电流等对邻近单元带来的不利影响；
(3)在第一绝缘层的m*n阵列通孔中填充相变材料形成第一相变单元；
其中，第一相变单元面积大于通孔横截面积，并小于电极交叠区域面积，使得相变材料能完全填充通孔，并被周围材料包裹，提升单元的可靠性；相变材料具体可以采用硫系化合物，如gete、sb2te3和ge2sb2te5等。
(4)在步骤(3)的结构上制备m条方向与第一条状电极正交且线宽相同的第二条状电极；
其中，第一相变单元所在区域完全位于第一条状电极与第二条状电极的空间交叠区域；
(5)在步骤(4)的结构上制备第二绝缘层，且所述第二绝缘层的厚度是第一绝缘层厚度两倍及两倍以上；
(6)在步骤(5)的结构上旋涂光刻胶做牺牲材料，并利用刻蚀工艺在第二绝缘层表面进行局域平坦化操作；以光刻胶做牺牲材料采用刻蚀工艺进行平坦操作，避免cmp工艺在当线条间距在微米量级时的“碟形缺陷”，以及对下层裸露电极引脚和其他薄膜带来不利影响。
其中，刻蚀工艺的工艺参数应满足如下条件：通过选择合适的温度、刻蚀气体流量、压强、功率等参数使得第二绝缘层的材料的刻蚀速率与光刻胶刻蚀速率接近；同时刻蚀后第二绝缘层的剩余厚度与第一绝缘层的厚度相同。
(7)在所述第二绝缘层上利用光刻结合刻蚀工艺在与第一绝缘层通孔相对应的位置进行过刻蚀形成m*n阵列通孔；
(8)在步骤(7)的m*n阵列通孔中填充相变材料形成第二相变单元；
(9)在所述结构上制备n条方向与第二条状电极正交的相同线宽的第三条状电极后形成两层堆叠的相变存储器；
(10)更多层三维堆叠存储器的制备则基于上述结构步骤进行重复堆叠，并确保每层绝缘层所占矩形区域面积随着层数的堆叠呈递减趋势，上层结构完全位于下层绝缘层上方，裸露出下层电极层的引脚，往上堆叠成类正四棱台的台阶结构。
其中，第奇数层条状电极除长度随层数增加递减外，其数目，线宽与方向均相等；第偶数层条状电极除长度随层数增加递减外，其数目、线宽和方向均相同。
其中，对第偶数层绝缘层进行平坦操作，能保证器件可靠性的同时，简化工艺步骤。
本实施例提出了一种三维堆叠存储器及其制备方法具体实施方案，以两层堆叠存储器为例包括以下步骤
具体实施例1
步骤一：在表面有1000nm厚度sio2氧化层的硅衬底1上，通过光刻工艺得到若干沿某一晶向方向的线宽为10μm的第一条状电极图形，在光刻后的衬底上沉淀100nmtiw合金电极材料，经过剥离工艺后，得到对应光刻图形的第一条状电极2，如图2(a1～a2)和图3(b1～b2)所示。
步骤二：在步骤一的基础上，光刻面积较大并具有阵列通孔的矩形第一绝缘层图形，该图形覆盖第一条状电极有效区域并暴露其两端引脚，阵列通孔尺寸大小为4μm，且全部位于第一条状电极上。然后沉淀电热绝缘材料sio2，优选的，采用等离子体增强化学气相沉积工艺(pecvd)在100℃腔体温度下来制备100nmsio2。经过剥离工艺后，得到对应光刻图形的覆盖第一条状电极的具有阵列通孔的第一绝缘层3，如图2(a3)和图3(b3)所示。
步骤三：在步骤二的基础上，光刻第一相变单元阵列图形，该图形各单元位于第一绝缘层阵列通孔的正上方，各单元尺寸为6μm，完全覆盖绝缘层通孔。然后采用直流磁控溅射沉积厚度120nm的ge2sb2te5相变材料来填充下层绝缘层通孔，经过剥离工艺后，得到填充在阵列通孔中的第一相变单元阵列4，如图2(a4)和图3(b4)所示。
步骤四：在步骤三的基础上，光刻第二条状电极图形，为方向与第一条状电极正交的若干条状电极，其完全位于第一绝缘层上方，绝缘层孔和第一相变单元阵列位于第一条状电极与第二条状电极的空间交叠区域。然后，在光刻图形上沉淀100nmtiw，经过剥离得到相应的线宽为10μm第二条状电极5，如图2(a5)和图3(b5)所示。
步骤五：在步骤四的基础上，光刻第二绝缘层图形，为完全覆盖下层相变单元阵列与电极有效区域，并将电极两端引脚露出的矩形图形。光刻后利用pecvd工艺在100℃腔体温度下制备厚度为300nmsio2，然后剥离得到对应光刻图形的第二绝缘层6，如图2(a6)和图3(b6)所示。
步骤六：在步骤五的基础上，优选的，选择刻蚀工艺对第二绝缘层表面进行局域平坦化操作，旋涂一层光刻胶7，完全覆盖整个样片。然后利用icp或rie等刻蚀工艺，以chf3和o2为主要刻蚀气体，在一定刻蚀参数条件下，对sio2与光刻胶进行同等速率刻蚀，使得下层电极上剩余的绝缘材料厚度接近100nm，去胶，得到表面较为平坦的第二绝缘层8，如图2(a7～a8)和图3(b7～b8)所示。
步骤七：在步骤六的基础上，在与第一相变单元阵列区域，即电极交叉区域相同的位置上，光刻绝缘层通孔阵列图形后，利用刻蚀工艺，进行微过刻蚀，在第二绝缘层上得到阵列通孔，通孔特征尺寸为4μm，底部为第二条状电极表面，如图2(a9)和图3(b9)所示。
步骤八：在步骤七的基础上，光刻第二相变层阵列孔，该图形位于下层绝缘层孔的正上方，各单元尺寸为6μm，完全覆盖绝缘层通孔，然后采用直流磁控溅射沉积厚度120nm的ge2sb2te5相变材料来填充下层的绝缘层孔，经过剥离工艺后，得到第二相变单元阵列9，如图2(a10)和图3(b10)所示。
步骤九：在步骤八的基础上，光刻第三条状电极图形，电极条数、线宽以及方向与第一条状电极相同，其完全位于第二绝缘层上，并完全覆盖第二相变单元阵列。光刻后在表面沉淀100nmtiw电极材料，经过剥离工艺后，得到对应光刻图形的第三条状电极10，如图2(a11)和图3(b11)所示。
制备更多层的三维堆叠存储器，可基于步骤二到步骤九进行进一步堆叠。
具体实施例2
步骤一：在表面有1000nm厚度sio2氧化层的硅衬底1上，通过光刻工艺得到若干沿某一晶向方向的线宽为6μm条状电极图形，在光刻后的衬底上先后沉淀20nmti与80nmpt电极材料，经过剥离工艺后，得到对应光刻图形的第一条状电极2，如图2(a1～a2)和图3(b1～b2)所示。
步骤二：在步骤一的基础上，光刻面积较大并具有阵列通孔的矩形第一绝缘层图形，该图形覆盖第一条状电极有效区域并暴露其两端引脚，阵列通孔尺寸大小为2μm，且全部位于下层电极上。然后在光刻图形上沉淀90nm厚度的电热绝缘材料zns-sio2。经过剥离工艺后，得到相应的覆盖第一条状电极的具有阵列通孔的第一绝缘层3，如图2(a3)和图3(b3)所示。
步骤三：在步骤二的基础上，光刻第一相变单元阵列图形，该图形各单元位于第一绝缘层阵列通孔的正上方，各单元尺寸为4μm，完全覆盖绝缘层通孔。然后采用磁控溅射沉积厚度100nm的gete-sb2te3相变材料来填充下层绝缘层通孔，经过剥离工艺后，得到填充在阵列通孔中的第一相变单元阵列4，如图2(a4)和图3(b4)所示。
步骤四：在步骤三的基础上，光刻第二条状电极图形，为方向与第一条状电极正交的若干条状电极，其完全位于第一绝缘层的上方，绝缘层孔和第一相变单元阵列位于第一条状电极与第二条状电极的空间交叠区域。然后，在表面沉淀100nmpt，经过剥离得到对应光刻图形的线宽为6μm第二条状电极5，如图2(a5)和图3(b5)所示。
步骤五：在步骤四的基础上，光刻第二绝缘层图形，为完全覆盖下层相变单元阵列与电极有效区域，并将电极两端露出的矩形图形。光刻后沉积厚度为300nmzns-sio2，然后剥离得到对应光刻图形的第二绝缘层6，如图2(a6)和图3(b6)所示。
步骤六：在步骤五的基础上，优选的，利用旋涂光刻胶做牺牲材料，利用刻蚀工艺在特定参数下对绝缘材料与光刻胶进行同等速率刻蚀，使得下层电极上剩余的绝缘材料厚度接近90nm，去胶，得到表面较为平坦的第二绝缘层8，如图2(a7～a8)和图3(b7～b8)所示。
步骤七：在步骤六的基础上，在与第一相变单元阵列区域，即电极交叉区域相同的位置上，光刻绝缘通孔阵列图形后，利用刻蚀工艺，进行微过刻蚀，在第二绝缘层上得到阵列通孔，通孔特征尺寸为2μm，底部为第二条状电极表面，如图2(a9)和图3(b9)所示。
步骤八：在步骤七的基础上，光刻第二相变层阵列孔，该图形位于下层绝缘层孔的正上方，各单元尺寸为4μm，完全覆盖绝缘层通孔，然后采用磁控溅射沉积厚度100nm的gete-sb2te3相变材料填充下层的绝缘层孔，经过剥离工艺后，得到第二相变单元阵列9，如图2(a10)和图3(b10)所示。
步骤九：在步骤八的基础上，光刻第三条状电极图形，电极条数、线宽以及方向与第一条状电极相同，其完全位于第二绝缘层上，并完全覆盖第二相变单元阵列。光刻后在表面沉淀100nmpt电极材料，经过剥离工艺后，得到对应光刻图形的第三条状电极10，如图2(a11)和图3(b11)所示。
制备更多层的三维堆叠存储器，可基于步骤二到步骤九进行进一步堆叠。
以上所述的具体实施方式，对本发明实现三维堆叠存储器件的目的，以及简化制备工艺的技术方案进行了详细说明，应当理解的是，在权利要求书范围内的修改和变化，都应认为仍属本发明的权利保护范围。本领域的技术人员容易理解，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。