半导体结构及其形成方法与流程

本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术：

随着半导体器件的元件密度和集成度的提高，晶体管的栅极尺寸也越来越小，而晶体管的栅极尺寸变短会使晶体管产生短沟道效应，进而产生漏电流，最终影响半导体器件的电学性能。

为了克服晶体管的短沟道效应、抑制漏电流，三维晶体管技术得到了发展，例如：纳米线场效应晶体管(nanowirefet)。所述纳米线场效应晶体管能够在减小晶体管尺寸的同时，克服短沟道效应，抑制漏电流。

然而，现有技术制备的纳米线器件的性能较差。

技术实现要素：

本发明解决的技术问题是提供一种半导体结构及其形成方法，以提高纳米线器件的性能。

为解决上述技术问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底包括第一区和第二区；在所述第一区基底表面形成第一纳米线；在所述第二区基底表面形成第二纳米线，所述第二纳米线的直径大于第一区纳米线的直径；形成环绕第一纳米线的第一栅极层；形成环绕第二纳米线的第二栅极层。

可选的，所述第一区用于形成核心区器件，所述第二区用于形成外围区器件，外围区器件电压大于核心区器件电压。

可选的，所述第一纳米线的直径为：4.5纳米～7纳米。

可选的，所述第二纳米线的直径为：5.5纳米～8纳米。

可选的，所述第一区用于形成pmos晶体管时，形成第一纳米线之后，形成第一栅极层之前，所述形成方法还包括：形成包围所述第一纳米线的压力层。

可选的，所述第二区用于形成pmos晶体管时，形成第二纳米线之后，形成第二栅极层之前，所述形成方法还包括：形成包围所述第二纳米线的压力层。

可选的，所述压力层的材料包括氮化硅或者硅锗；所述压力层的厚度为：4纳米～6纳米。

可选的，所述第一纳米线和第二纳米线的形成方法包括：所述基底表面具有鳍部材料层，所述鳍部材料层包括多层堆叠的鳍部单元，所述鳍部单元包括牺牲层和位于牺牲层顶部的纳米线材料层，所述鳍部材料层表面具有第一掩膜层，所述第一掩膜层暴露出部分第一区和第二区鳍部材料层的顶部表面；以所述第一掩膜层为掩膜，刻蚀所述鳍部材料层，直至暴露出基底的顶部表面，在所述第一区基底表面形成第一鳍部，在所述第二区基底表面形成第二鳍部；去除第一鳍部内的牺牲层，使第一区的纳米线材料层悬空；去除第二鳍部内的牺牲层，使第二区的纳米线材料层悬空；对第一区和第二区的纳米线材料层进行氧化处理，形成第二纳米线和包围第二纳米线的第一氧化层；形成第二纳米线和第一氧化层之后，形成包围第二区第一氧化层的保护层；形成所述保护层之后，去除第一区的第一氧化层；去除第一区第一氧化层之后，对第一区的第二纳米线再次进行氧化处理，在第一区形成第一纳米线和包围第一纳米线的第二氧化层。

相应的，本发明还提供一种半导体结构，包括：基底，所述基底包括第一区和第二区；位于第一区基底表面的第一纳米线；位于第二区基底表面的第二纳米线，且所述第二纳米线的直径大于第一纳米线的直径；环绕第一纳米线的第一栅极层；环绕第二纳米线的第二栅极层。

可选的，所述第一区用于形成核心区器件，所述第二区用于形成外围区器件，所述外围区器件电压大于核心区器件电压。

可选的，所述第一纳米线的直径为：4.5纳米～7纳米。

可选的，所述第二纳米线的直径为：5.5纳米～8纳米。

可选的，所述第一区用于形成pmos晶体管时，所述半导体结构还包括：包围第一纳米线的压力层，且所述压力层位于所述第一纳米线和第一栅极层之间。

可选的，所述第二区用于形成pmos晶体管时，所述半导体结构还包括：包括第二纳米线的压力层，且所述压力层位于所述第二纳米线和第二栅极层之间。

可选的，所述压力层的材料包括氮化硅或者硅锗；所述压力层的厚度为：4纳米～6纳米。

与现有技术相比，本发明实施例的技术方案具有以下有益效果：

本发明技术方案提供的半导体结构的形成方法中，所述第一区用于后续形成核心区器件，核心区器件电压较小，使得核心区器件不易积聚热量，因此，核心区器件的自加热效应不明显，因此，核心区器件主要关注的是衬底效应。由于所述第一纳米线的直径较小，使得耗尽区易完全耗尽，有利于降低核心区器件的衬底效应，提高核心区器件的性能。所述第二区用于后续形成外围区器件，与核心区器件的占有面积相比，外围区器件的占有面积较小，使得外围区器件的衬底效应不明显，因此，外围区器件主要关注的是自加热效应。尽管核心区器件上所加电压较高，但是，由于第二纳米线的直径较大，使得第二纳米线不易积聚热量，因此，有利于降低外围区器件的自加热效应。

进一步，当所述第一区用于形成pmos晶体管时，形成第一纳米线之后，形成第一栅极层之前，还包括：形成包围所述第一纳米线的压力层。所述压力层能够对沟道区施加应力，有利于提高沟道内载流子的迁移率，进而提高第一区器件的性能。

进一步，当所述第二区用于形成pmos晶体管时，形成第二纳米线之后，形成第二栅极层之前，还包括：形成包围所述第二纳米线的压力层。所述压力层能够对沟道区施加应力，有利于提高沟道内载流子的迁移率，进而提高第二区器件的性能。

附图说明

图1至图3是一种纳米线器件的形成方法各步骤的结构示意图；

图4至图19是本发明一实施例的半导体结构的形成方法的各步骤的结构示意图。

具体实施方式

正如背景技术所述，半导体器件的性能较差。

图1至图3是一种纳米线器件的形成方法各步骤的结构示意图。

请参考图1，提供基底100，所述基底100包括第一区ⅰ和第二区ⅱ，所述基底100表面由第一区ⅰ延伸至第二区ⅱ的鳍部材料层(图中未示出)，所述鳍部材料层包括多层堆叠的鳍部单元150，所述鳍部单元150包括牺牲层101和位于牺牲层101顶部的纳米线材料膜102，所述鳍部材料层表面具有掩膜层(图中未示出)，所述掩膜层暴露出第一区ⅰ和第二区ⅱ鳍部材料层的部分顶部表面。

请参考图2，以所述掩膜层为掩膜，刻蚀所述鳍部材料层，直至暴露出基底100的顶部表面，在第一区ⅰ基底100表面形成第一鳍部(图中未标出)，在第二区ⅱ基底100表面形成第二鳍部(图中未标出)；形成横跨第一鳍部的第一伪栅结构103；形成横跨第二鳍部的第二伪栅结构104；在所述第一伪栅结构103两侧第一鳍部内形成第一源漏掺杂区105；在所述第二伪栅结构104两侧第二鳍部内形成第二源漏掺杂区106；在所述基底100表面、以及第一源漏掺杂区105和第二源漏掺杂区106的侧壁形成介质层107，所述介质层107暴露出第一伪栅结构103和第二伪栅结构104的顶部表面。

请参考图3，去除所述第一伪栅结构103，在所述第一区ⅰ介质层107内形成第一伪栅开口108；去除所述第二伪栅结构104，在所述第二区ⅱ介质层107内形成第二伪栅开口109；去除所述第一伪栅开口108暴露出的牺牲层101；去除所述第二伪栅开口109暴露出的牺牲层101；去除第一区ⅰ和第二区ⅱ牺牲层101之后，氧化第一区ⅰ和第二区ⅱ纳米线材料膜102，形成纳米线160和包围纳米线160的氧化层170。

上述方法中，所述纳米线材料膜102的材料包括硅，所述纳米线材料膜102的形成工艺包括外延生长工艺，采用外延生长工艺形成的位于第一区ⅰ和第二区ⅱ的纳米线材料膜102的厚度差异性较小。并且，后续同时氧化第一区ⅰ和第二区ⅱ的纳米线材料膜102，则第一区ⅰ和第二区ⅱ氧化消耗的纳米线材料膜102的量相同，因此，最终形成的位于第一区ⅰ和第二区ⅱ的纳米线160的直径相同。

所述第一区ⅰ的纳米线160用于作为核心区器件的纳米线，所述第二区ⅱ的纳米线160用于作为外围区器件的纳米线。由于核心区器件电压较小，使得核心区器件产生的热量不易发生积聚，因此，所述核心区器件主要关注衬底效应(bodyeffect)。为了降低核心区器件的衬底效应，需使得纳米线160的直径较小，有利于耗尽区完全耗尽。然而，纳米线160的直径较小，而所述外围区器件的电压较高，使得外围区器件易积聚热量，即：外围区器件的自加热效应较严重、外围区器件性能较差。

为解决所述技术问题，本发明提供了一种半导体结构的形成方法，包括：在所述第一区基底表面形成第一纳米线；在所述第二区基底表面形成第二纳米线，所述第二纳米线的直径大于第一纳米线的直径。所述方法能够同时提高第一区和第二区器件的性能。

为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图4至图19是本发明一实施例的半导体结构的形成方法的各步骤的结构示意图。

请参考图4，提供基底200；在所述基底200表面形成鳍部材料层(图中未标出)，所述鳍部材料层包括多层堆叠的鳍部单元250，所述鳍部单元250包括牺牲层201和位于牺牲层201顶部的纳米线材料层202，所述牺牲层201和纳米线材料层202的材料不同，部分第一区a和第二区b的所述鳍部材料层顶部表面具有第一掩膜层(图中未示出)。

在本实施例中，所述基底200的材料为硅。在其他实施例中，所述基底的材料包括硅锗、锗、绝缘体上硅或者绝缘体上锗。

所述牺牲层201和纳米线材料层202的材料不同，使得所述牺牲层201和纳米线材料层202具有不同的刻蚀选择比，则后续去除牺牲层201时，对纳米线材料层202的损伤较小。

在本实施例中，所述牺牲层201的材料为硅锗，所述纳米线材料层202的材料为硅。

所述纳米线材料层202的厚度为：7纳米～10纳米。

第一区a的所述纳米线材料层202用于后续形成第一纳米线，所述第二区b的纳米线材料层202用于后续形成第二纳米线。

所述第一区a用于形成核心区器件，所述第二区b用于形成外围区器件。在本实施例中，所述核心区器件上所加电压为0.6伏～1.0伏，所述外围区器件上所加电压为1.6伏～2.0伏。

所述第一掩膜层的材料包括氮化硅或者氮化钛。所述第一掩膜层用于后续形成第一鳍部和第二鳍部的掩膜。

请参考图5，以所述第一掩膜层为掩膜，刻蚀所述鳍部材料层，直至暴露出基底200的顶部表面，在所述第一区a基底200表面形成第一鳍部(图中未标出)，在所述第二区b基底200表面形成第二鳍部(图中未标出)；形成横跨第一鳍部的第一伪栅结构203；形成横跨第二鳍部的第二伪栅结构204。

以所述第一掩膜层为掩膜，刻蚀所述鳍部材料层的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

在本实施例中，第一伪栅结构203和第二伪栅结构204同时形成，所述第一伪栅结构203和第二伪栅结构204的形成方法包括：在所述第一鳍部的侧壁和顶部表面、第二鳍部的侧壁和顶部表面、以及基底200表面形成伪栅介质膜和位于伪栅介质膜表面的伪栅极膜，所述伪栅极膜的顶部表面具有第二掩膜层(图中未示出)，所述第二掩膜层暴露出部分第一区a和第二区b伪栅极膜的顶部表面；以所述第二掩膜层为掩膜，刻蚀所述伪栅极膜和伪栅介质膜，直至暴露出基底200的顶部表面，形成横跨第一鳍部的第一伪栅结构203，形成横跨第二鳍部的第二伪栅结构204。

所述伪栅介质膜的材料包括氧化硅，所述伪栅介质膜的形成工艺包括化学气相沉积工艺或者物理气相沉积工艺。

所述伪栅极膜的材料包括硅，所述伪栅极膜的形成工艺包括化学气相沉积工艺或者物理气相沉积工艺。

所述第二掩膜层的材料包括氮化硅或者氮化钛，所述第二掩膜层用于作为形成第一伪栅结构203和第二伪栅结构204的掩膜。

以所述第二掩膜层为掩膜，刻蚀所述伪栅极膜和伪栅介质膜的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

请参考图6，形成第一伪栅结构203和第二伪栅结构204之后，去除部分牺牲层201，使牺牲层201相对于纳米线材料层202的侧壁向内凹陷；去除部分牺牲层201之后，在所述第一伪栅结构203和第二伪栅结构204的侧壁形成第一侧墙205。

去除部分牺牲层201，使牺牲层201相对于纳米线材料层202的侧壁向内凹陷，有利于后续待形成的位置形成轻掺杂区。

去除部分牺牲层201的工艺包括湿法刻蚀工艺。

所述第一侧墙205的材料包括氧化硅或者氮化硅。所述第一侧墙205用于定义后续轻掺杂区的位置。

形成所述第一侧墙205之后，所述形成方法还包括：在所述第一伪栅结构203和第一侧墙205两侧的第一鳍部内、以及第二伪栅结构204和第一侧墙205两侧的第二鳍部内形成轻掺杂区。

所述轻掺杂区的形成工艺包括离子注入工艺，所述离子注入工艺包括轻掺杂离子。所述轻掺杂区所注入的轻掺杂离子的导电类型与晶体管的类型相关。当晶体管为nmos晶体管时，所述轻掺杂离子为n型离子，如：磷离子或者砷离子；当晶体管为pmos晶体管时，所述轻掺杂离子为p型离子，如：硼离子。

请参考图7，形成所述轻掺杂区之后，在所述第一侧墙205侧壁形成第二侧墙206。

所述第二侧墙206的形成方法包括：在所述基底200、第一伪栅结构203和第二伪栅结构204顶部、以及第一侧墙205的侧壁形成第二侧墙膜；去除基底200、第一伪栅结构203和第二伪栅结构204顶部的第二侧墙膜，形成所述第二侧墙206。

所述第二侧墙膜的材料包括氮化硅，所述第二侧墙膜的形成工艺包括化学气相沉积工艺或者物理气相沉积工艺。

去除基底200、第一伪栅结构203和第二伪栅结构204顶部的第二侧墙膜的工艺包括干法刻蚀工艺。

所述第一区a的第二侧墙206用于定义后续第一源漏掺杂区的位置，所述第二区b的第二侧墙206用于定义后续第二源漏掺杂区的位置。

请参考图8，在所述第一伪栅结构203、第一侧墙205和第二侧墙206两侧的第一鳍部内形成第一源漏掺杂区207；在所述第二伪栅结构204、第一侧墙205和第二侧墙206两侧的第一鳍部内形成第二源漏掺杂区208；在所述基底200表面、以及第一源漏掺杂区207和第二源漏掺杂区208侧壁形成介质层209，所述介质层209顶部暴露出第一伪栅结构203和第二伪栅结构204顶部表面。

所述第一源漏掺杂区207的形成方法包括：在所述第一伪栅结构203、第一侧墙205和第二侧墙206两侧的第一鳍部内形成第一源漏开口；在所述第一源漏开口内形成第一外延层；在所述第一外延层内掺入第一源漏离子，形成第一源漏掺杂区207。

所述第一源漏开口的形成方法包括干法刻蚀工艺和湿法刻蚀工艺。

所述第一外延层和第一源漏离子与晶体管的类型相关。

在本实施例中，晶体管为pmos晶体管，因此，所述第一外延层的材料包括硅锗或者硅，所述第一源漏离子为p型离子，如：硼离子。

在其他实施例中，晶体管为nmos晶体管，因此，所述第一外延层的材料包括碳化硅或者硅，所述第一源漏离子为n型离子，如：硼离子或者砷离子。

所述第二源漏掺杂区208与第一源漏掺杂区207的形成步骤相同，在此不做赘述。

所述介质层209的形成方法包括：在基底200、第一源漏掺杂区207和第二源漏掺杂区208表面、第一伪栅结构203的侧壁和顶部表面、以及第二伪栅结构204的侧壁和顶部表面形成介质膜；去除第一伪栅结构203和第二伪栅结构204顶部的介质膜，形成所述介质层209。

所述介质膜的材料包括氧化硅或者氮氧化硅，所述介质膜的形成工艺包括化学气相沉积工艺或者物理气相沉积工艺。

去除第一伪栅结构203和第二伪栅结构204顶部的介质膜的工艺包括化学机械研磨工艺。

所述介质层209用于实现半导体器件之间的电隔离。

请参考图9，去除第一伪栅结构203，在第一区a介质层209内形成第一伪栅开口210；去除第二伪栅结构204，在所述第二区b介质层209内形成第二伪栅开口211。

去除第一伪栅结构203的步骤包括：去除伪栅极膜；去除所述伪栅极层之后，去除伪栅介质膜。

去除所述伪栅极膜的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

去除所述伪栅介质膜的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

所述第一伪栅开口210用于后续容纳第一栅极层。

去除第二伪栅结构204的步骤、工艺相同，在此不做赘述。

所述第二伪栅开口211用于后续容纳第二栅极层。

请参考图10，去除所述第一伪栅开口210和第二伪栅开口211暴露出的牺牲层201(见图9)。

去除所述第一伪栅开口210和第二伪栅开口211暴露出的牺牲层201的工艺包括湿法刻蚀工艺，所述湿法刻蚀工艺包括刻蚀剂。

由于纳米线材料层202与牺牲层201的材料不同，使得刻蚀剂对纳米线202和牺牲层201具有不同的刻蚀选择比。所述刻蚀剂用于去除牺牲层201，因此，所述刻蚀剂对纳米线材料层202的刻蚀速率较慢，则对纳米线材料层202的损伤较小。

请参考图11，去除所述第一伪栅开口210和第二伪栅开口211暴露出的牺牲层201(见图9)之后，氧化部分所述第一区a和第二区b的纳米线材料层202，形成第二纳米线270和包围第二纳米线270的第一氧化层212。

所述第一氧化层212的材料包括氧化硅，所述第一氧化层212的形成工艺包括热氧化工艺。所述第二纳米线270的直径为：5.5纳米～8纳米。

所述第二纳米线270作为第二区b的纳米线，所述第二区b用于形成外围区器件，由于外围区器件占有的面积较小，使得外围区器件的衬底效应不明显，因此，外围区器件主要关注自加热效应。所述第二纳米线270的直径较大，使得第二纳米线270不易积聚热量，因此，有利于降低外围区器件的自加热效应。

请参考图12，形成包围第二区b第一氧化层212的保护层213。

所述保护层213的形成方法包括：形成包围所述第一区a和第二区b第一氧化层212的保护膜；去除第一区a的保护膜，在所述第二区b形成所述保护层213。

所述保护膜的材料包括氮化硅，所述保护膜的形成工艺包括化学气相沉积工艺或者物理气相沉积工艺。

去除第一区a的保护膜的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

所述保护层213用于保护第二区b的第一氧化层213。

请参考图13，形成所述保护层213之后，去除第一区a的第一氧化层212。

去除第一区a的第一氧化层212的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

去除第一区a的第一氧化层212之后，暴露出第一区a的第二纳米线270，有利于后续氧化第一区a的第二纳米线270，在第一区a形成第一纳米线。

请参考图14，去除第一区a的第一氧化层212之后，氧化部分第一区a部分第二纳米线270，在第一区a形成第一纳米线280和包括第一纳米线280的第二氧化层214。

氧化部分第一区a部分第二纳米线270的工艺包括热氧化工艺。所述第一纳米线280的直径为：4.5纳米～7纳米。

所述第一纳米线280用于作为第一区a的纳米线，所述第一区a用于形成核心区器件，所述核心区器件的电压较小，使得器件产生的热量不易积聚，则所述核心区器件的自加热效应不明显，因此，所述核心区器件主要关注衬底效应。由于所述第一纳米线280的直径较小，使得耗尽区能够完全耗尽，有利于降低核心区器件的衬底效应(bodyeffect)。

所述第二氧化层214的材料包括氧化硅。

请参考图15，去除所述第二氧化层214。

去除所述第二氧化层214的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

请参考图16，去除所述第二氧化层214之后，去除所述保护层213。

去除所述保护层213的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

请参考图17，去除所述保护层213之后，形成包围第一纳米线280和第二区b的第一氧化层212的栅介质层216。

所述栅介质层216的材料为高k介质材料。在本实施例中，所述栅介质层216的材料为氧化铪。在其他实施例中，所述栅介质层的材料包括：la2o3、hfsion、hfalo2、zro2、al2o3或hfsio4。

所述栅介质层216的形成工艺包括化学气相沉积工艺或者物理气相沉积工艺。

请参考图18，形成包围所述栅介质层216的压力层217。

在本实施例中，所述第一区a和第二区b均用于形成pmos晶体管，所述压力层217的材料包括氮化硅或者硅锗，所述栅介质层216的厚度较薄，使得所述压力层217透过栅介质层216能够对沟道产生压应力，因此，有利于提高沟道区载流子的迁移率。

所述压力层217的材料包括氮化硅或者硅锗。所述压力层217的厚度为：4纳米～6纳米。

请参考图19，形成所述压力层217之后，在所述第一伪栅开口210(见图18)内形成第一栅极层218；形成所述压力层217之后，在所述第二伪栅开口211(见图18)内形成第二栅极层219。

在本实施例中，所述第一栅极层218和第二栅极层219同时形成。

在其他实施例中，形成第一栅极层之后，形成第二栅极层；或者，形成第一栅极层之前，形成第二栅极层。

在本实施例中，所述第一栅极层218和第二栅极层219的形成方法包括：在所述第一伪栅开口210和第二伪栅开口211内、以及压力层217表面形成栅极膜；平坦化所述栅极膜，直至暴露出介质层209的顶部表面，在所述第一伪栅开口210内形成第一栅极层218，在所述第二伪栅开口211内形成第二栅极层219。

在本实施例中，所述栅极膜的材料为铝。在其他实施例中，所述栅极膜的材料包括：al、cu、ag、au、ni、ti、w、wn或wsi。

所述栅极膜的形成工艺包括化学气相沉积工艺或者物理气相沉积工艺。

平坦化所述栅极膜的工艺包括化学机械研磨工艺。

相应的，本发明还提供一种半导体结构，请参考图19，包括：基底200，所述基底200包括第一区a和第二区b；位于第一区a基底200表面的第一纳米线280；位于第二区b基底200表面的第二纳米线270，且所述第二纳米线270的直径大于第一纳米线280的直径；环绕第一纳米线280的第一栅极层218；环绕第二纳米线270的第二栅极层219。

所述第一区a用于形成核心区器件，所述第二区b用于形成外围区器件，所述外围区器件电压大于核心区器件电压。

所述第一纳米线280的直径为：4.5纳米～7纳米。

所述第二纳米线270的直径为：5.5纳米～8纳米。

所述第一区a用于形成pmos晶体管时，所述半导体结构还包括：包围第一纳米线280的压力层217，且所述压力层217位于所述第一纳米线280和第一栅极层218之间。

所述第二区b用于形成pmos晶体管时，所述半导体结构还包括：包围第二纳米线270的压力层217，且所述压力层217位于所述第二纳米线270和第二栅极层219之间。

所述压力层217的材料包括氮化硅或者硅锗；所述压力层217的厚度为：4纳米～6纳米。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。