金属纳米线的制造方法与半导体器件及其制造方法与流程

本发明涉及集成电路制造技术领域，尤其涉及一种金属纳米线的制造方法与半导体器件及其制造方法。

背景技术：

随着纳米技术的快速发展以及对器件尺寸微型化、功能集成化需求的增加，制造结构更复杂、组件更微小的纳米器件是未来的发展趋势。纳米材料的互连技术是由纳米材料走向纳米器件的桥梁，是推动纳米材料大规模应用的必然基础之一。纳米结构是一种至少有一维(1d)处于纳米尺度(1至100纳米)的结构。在众多的1d纳米结构中，金属纳米线日益引起了广泛的关注，可以被用作电子、光学和纳米传感器件中的互连结构，但用作互连结构的金属纳米线的制造方法，还存在着纳米线形貌不佳、厚度不均等缺陷，严重影响了最终形成的半导体器件的电气性能和良率。

技术实现要素：

本发明的目的在于提供一种金属纳米线的制造方法与半导体器件及其制造方法，能够形成具有较佳的侧壁形貌和较高的厚度均一性的金属纳米线，从而改善器件性能，提高产品良率。

为了实现上述目的，本发明提供一种金属纳米线的制造方法，包括以下步骤：

形成图案化的芯核层于一半导体衬底上；

形成一金属层，所述金属层覆盖所述图案化的芯核层和所述半导体衬底的表面；

形成侧墙于所述图案化的芯核层的侧壁上，所述侧墙覆盖所述图案化的芯核层侧壁上的金属层；

去除所述图案化的芯核层的顶面上以及所述侧墙外侧的半导体衬底表面上的金属层，以形成金属纳米线。

可选的，所述图案化的芯核层的材质包括氧化硅、氮氧化硅、氮化硅和低k介质中的至少一种。

可选的，所述金属层的材质包括钌(ru)、钼(mo)、钨(w)、钴(co)、铼(re)、铁(fe)、锇(os)、铑(rh)、铱(ir)、镍(ni)、钯(pd)、铂(pt)、钛(ti)、锆(zr)、铪(hf)、钒(v)、铌(nb)、钽(ta)、铬(cr)和锝(tc)中的至少一种。

可选的，形成侧墙于所述金属层的侧壁上的步骤包括：

沉积侧墙材料层于所述金属层的表面上；

去除所述图案化的芯核层的顶面上方的侧墙材料层以及所述图案化的芯核层外侧的半导体衬底表面上方的部分侧墙材料层，以形成覆盖在所述金属层的侧壁上的侧墙。

可选的，先通过化学机械平坦化工艺去除所述图案化的芯核层的顶面上方的侧墙材料层，后通过第一湿法刻蚀工艺去除所述图案化的芯核层外侧的半导体衬底表面上方的部分侧墙材料层，以形成覆盖在所述金属层的侧壁上的侧墙；或者，先通过第一湿法刻蚀工艺对所述侧墙材料层进行刻蚀至所述金属层的表面，然后通过化学机械平坦化工艺对剩余的侧墙材料层的顶面进行平坦化至所述图案化的芯核层的顶面。

可选的，所述侧墙材料层的沉积厚度为2nm～20nm。

可选的，去除所述图案化的芯核层的顶面上以及所述侧墙外侧的半导体衬底表面上的金属层，以形成金属纳米线的步骤包括：

采用干法刻蚀工艺对所述金属层进行减薄；

采用第二湿法刻蚀工艺去除所述图案化的芯核层的顶面上以及所述侧墙外侧的半导体衬底表面上剩余的金属层，以形成金属纳米线。

可选的，所述干法刻蚀工艺为离子束刻蚀工艺。

可选的，所述第二湿法刻蚀工艺对所述金属层进行了过刻蚀，使得形成的金属纳米线的顶面低于所述芯核层的顶面。

可选的，所述第二湿法刻蚀工艺的刻蚀剂包括次氯酸钠溶液。

可选的，在形成金属纳米线之后，平坦化所述侧墙的顶面至所述图案化的芯核层的顶面。

本发明还提供一种半导体器件的制造方法，包括以下步骤：

提供一半导体衬底；

采用上述的金属纳米线的制造方法，在所述半导体衬底的表面上形成金属纳米线。

可选的，所述的半导体器件的制造方法，还包括：

覆盖一钝化层于所述半导体衬底表面上，所述钝化层还覆盖侧墙、图案化的芯核层以及金属纳米线的顶面；

刻蚀所述钝化层，以在所述钝化层中形成暴露出所述侧墙、图案化的芯核层以及金属纳米线的顶面的沟槽；

去除所述侧墙，并形成一导电层于所述沟槽中，所述导电层覆盖所述金属纳米线的顶面和所述图案化的芯核层的顶面。

可选的，在刻蚀所述钝化层之前，还对所述钝化层进行顶面平坦化。

可选的，所述导电层的材质包括钛、钽、铝、铜、镍、钴和钨中的至少一种。

可选的，所述导电层的顶面低于所述钝化层的顶面，或者，所述导电层至少填满所述沟槽。

本发明还提供一种半导体器件，包括：

半导体衬底；

图案化的芯核层，位于所述半导体衬底的部分表面上；

金属纳米线，位于所述半导体衬底上且贴合于所述图案化的芯核层的侧壁上，所述金属纳米线的外侧壁为“l”形。

可选的，所述金属纳米线的顶面低于所述图案化的芯核层的顶面。

可选的，所述图案化的芯核层的材质包括氧化硅、氮氧化硅、氮化硅和低k介质中的至少一种。

可选的，所述金属纳米线的材质包括钌、钼、钨、钴、铼、铁、锇、铑、铱、镍、钯、铂、钛、锆、铪、钒、铌、钽、铬和锝中的至少一种。

可选的，所述的半导体器件还包括位于所述金属纳米线外侧的半导体衬底表面上的钝化层，且所述钝化层的顶面高于所述图案化的芯核层的顶面，所述钝化层和所述金属纳米线之间具有缝隙。

可选的，所述缝隙自所述钝化层向所述金属纳米线的宽度为2nm～20nm。

可选的，所述半导体器件还包括导电层，所述导电层覆盖所述芯核层的顶面和所述金属纳米线的顶面，并填满所述缝隙。

与现有技术相比，本发明的技术方案具有以下有益效果：

1、本发明的金属纳米线的制造方法，在图案化的芯核层以及半导体衬底表面上覆盖金属层后，先在金属层的侧壁上形成侧墙，然后在所述侧墙的保护下，去除图案化的芯核层顶面以及侧墙外侧的半导体衬底表面上的金属层，夹在图案化的芯核层和侧墙之间的金属层不会受到额外的刻蚀而被保留下来，形成呈l形金属纳米线，由此形成的金属纳米线侧壁形貌较佳，具有较高的厚度均一性，从而能够改善器件性能，提高产品良率。

2、本发明的半导体器件的制造方法，由于采用了本发明的金属纳米线的制造方法来制造金属纳米线，因此能够得到具有较佳的侧壁形貌和较高的厚度均一性的金属纳米线，从而改善了器件性能，提高了产品良率。

3、本发明的半导体器件，其金属纳米线覆盖在图案化的芯核层的侧壁上，且所述金属纳米线呈l形，侧壁形貌较佳，且具有较高的厚度均一性，从而保证了半导体器件的性能。

附图说明

图1a至图1e是一种具有金属纳米线的半导体器件的制造方法中的器件结构剖面示意图；

图2a是本发明具体实施例的金属纳米线的制造方法流程图；

图2b是本发明具体实施例的半导体器件的制造方法流程图；

图3a至图3k是本发明具体实施例的半导体器件的制造方法中的器件结构剖面示意图。

具体实施方式

请参考图1a至图1e，一种已知的具有金属纳米线的半导体器件的制造方法，包括以下步骤：

首先，请参图1a，在一半导体基底100上依次覆盖底部抗反射层(例如为sicn)101以及芯核层，并通过光刻胶涂覆、曝光、显影等工艺对芯核层进行图案化，形成图案化的芯核层102；

然后，请继续参考图1a，采用ru等材料的沉积工艺，在图案化的芯核层102和刻蚀停止层101的表面上覆盖金属层103，金属层103在各个区域的沉积厚度基本一致；

接着，请参考图1b，采用各向异性金属刻蚀工艺刻蚀所述金属层，直至暴露出图案化的芯核层102的顶面以及刻蚀停止层101的顶面，此时仅有图案化的芯核层102侧壁上覆盖有金属层，剩余的金属层即金属纳米线103a；

然后，请参考图1c，在刻蚀停止层101、图案化的芯核层102以及金属纳米线103a的表面上沉积氮化硅等材质的钝化层104，并对钝化层104进行顶面平坦化，钝化层104在的图案化的芯核层102的顶面上具有一定厚度；

接着，请参考图1d，刻蚀所述钝化层104至刻蚀停止层101的表面，以形成沟槽104a，所述沟槽104a能够暴露出图案化的芯核层102的顶面、金属纳米线103a的顶面以及其远离芯核层102的侧壁；

然后，请参考图1e，通过蒸镀或者溅射等工艺向所述沟槽104a中填充铝al等金属导电材料，形成导电接触垫105，从而完成半导体器件的制造。

上述的半导体器件的制造方法中，金属纳米线的关键尺寸主要取决于ru等材料的沉积厚度以及图案化的芯核层102的高度，在刻蚀所述钝化层104而形成沟槽104a时，由于沟槽104a的开口相对较大，在刻蚀金属纳米线103a外侧(即金属纳米线103a远离芯核层102的一侧)的钝化层104至刻蚀停止层101表面的过程中，会对金属纳米线103a暴露出的侧壁进行一定程度的刻蚀，使其侧壁形貌受损，厚度不均，严重时可能会导致金属纳米线103a的某部分区域消失，例如金属纳米线103a顶面变矮而远低于要求高度，再例如当芯核层102的侧壁为倾斜侧墙时，金属纳米线103a的底部会被刻蚀到离开刻蚀停止层101的表面，金属纳米线103的截面可能会由覆盖在芯核层102的侧壁上的线状缩短成椭圆状甚至点，这样会造成金属纳米线103a与后续形成的导电接触垫105的接触不良，影响了最终形成的半导体器件的性能和良率。

基于此，本发明提出一种金属纳米线的制造方法和半导体器件及其制造方法，通过在金属纳米线的侧壁上形成侧墙，来在刻蚀钝化层形成沟槽的过程中保护金属纳米线的侧壁形貌，进而能够最终获得具有较佳的侧壁形貌和较高的厚度均一性的金属纳米线，从而改善器件性能，提高产品良率

为使本发明的目的、特征更明显易懂，下面结合附图对本发明的具体实施方式作进一步的说明，然而，本发明可以用不同的形式实现，不应只是局限在所述的实施例。

请参考图2，本发明提供一种金属纳米线的制造方法，包括以下步骤：

s1，形成图案化的芯核层于一半导体衬底上，所述芯核层暴露出所述半导体衬底的部分表面；

s2，形成一金属层，所述金属层覆盖所述芯核层和所述半导体衬底的表面；

s3，形成侧墙于所述图案化的芯核层的侧壁上，所述侧墙覆盖所述图案化的芯核层侧壁上的金属层；

s4，去除所述芯核层的顶面上以及所述侧墙外侧的半导体衬底表面上的金属层，以形成金属纳米线。

请参考图3a和图3b，在步骤s1中，所使用的半导体衬底为后续工艺提供工作平台，可包括任何半导体材料，此半导体材料可包括但不限于：si、sic、sige、sigec、ge合金、geas、inas、inp，以及其它ⅲ-ⅴ或ⅱ-ⅵ族化合物半导体。半导体衬底还可以包括有机半导体或者如si/sige、绝缘体上硅(soi)或者绝缘体上sige(sgoi)的分层半导体。半导体衬底中还可以形成有隔离结构和器件结构(图中未标示)，所述隔离结构可以是包括用于器件隔离的器件隔离结构以及用于器件内的局部区域隔离的局部隔离结构，所述隔离结构可以是浅沟槽隔离结构；所述器件结构可以包括mos晶体管等有源器件或电阻、电容等无源器件等。本实施例中的半导体衬底包括半导体基底300和刻蚀停止层301。在步骤s1中，首先，在半导体基底300上依次覆盖刻蚀停止层301以及芯核材料层302a，所述刻蚀停止层301的其材料可以为含碳的氮化硅(sicn，或记为ndc)、氮化硅、氮氧化硅、氧化硅、有机介电质(odl)或旋涂碳(soc)中的至少一种，可以通过热氧化工艺、热氮化工艺、化学气相沉积(cvd)工艺或涂覆工艺等形成，所述芯核材料层302a的材质不同于刻蚀停止层301，所述芯核材料层的材料包括氧化硅、氮氧化硅、氮化硅和低k介质(介电常数k小于4)中的至少一种，可以通过化学气相沉积、物理气相沉积或涂覆工艺形成；接着，可以在所述芯核材料层302a的表面上依次形成抗反射层(未图示，可以是含硅的抗反射材料si-arc)和光刻胶层303，并采用曝光、显影等光刻工艺将光刻胶层303图案化；然后以图案化的光刻胶层303为掩膜，依次刻蚀所述抗反射层和芯核材料层302a，刻蚀停止在刻蚀停止层301的表面上，以将光刻胶层303中的图案转移到芯核材料层302a中，从而形成图案化的芯核层302，此时图案化的芯核层302暴露出刻蚀停止层301的部分表面。之后，可以通过灰化工艺去除图案化的光刻胶层303，还可以通过刻蚀工艺等去除抗反射层，以暴露出图案化的芯核层302的顶面。

请参考图3c，在步骤s2中，可以通过物理气相沉积(pvd)、化学气相沉积(cvd)或原子层沉积(ald)等工艺，在图案化的芯核层302以及刻蚀停止层301的表面上沉积金属层304，沉积金属层304能够覆盖芯核层302的侧壁和顶面以及图案化的芯核层302外侧的刻蚀停止层301的表面。所述金属层304的材质可以选用熔点大于铜的熔点(例如，大于1085℃)的非铜金属或者合金。例如，在一些实施例中，金属层304可以包括钌(ru)、钼(mo)、钨(w)、钴(co)、铼(re)、铁(fe)、锇(os)、铑(rh)、铱(ir)、镍(ni)、钯(pd)、钛(ti)、锆(zr)、铪(hf)、钒(v)、铌(nb)、钽(ta)、铬(cr)和锝(tc)中的至少一种。金属层304还可以包括低原子百分比(例如，通常小于约5％原子百分比)的非金属杂质，例如碳(c)、氢(h)、氧(o)或氮(n)。

请参考图3c和图3d，在步骤s3中，首先采用可以通过物理气相沉积(pvd)、化学气相沉积(cvd)或原子层沉积(ald)等工艺，在金属层304的表面上沉积一层侧墙材料层305，侧墙材料层的选材需要满足与刻蚀停止层301和金属层304以及后续形成的钝化层(图3h中的306)均具有较高的刻蚀选择比，以有利于后续去除，侧墙材料层305的沉积厚度可以根据待制造的器件的尺寸来确定，例如是2nm～20nm；然后，对沉积的侧墙材料层305进行化学机械平坦化，直至暴露出图案化的芯核层302的顶面；接着，通过第一湿法刻蚀工艺刻蚀去除所述图案化的芯核层302外侧的刻蚀停止层301表面上方的侧墙材料层305，以形成覆盖在所述金属层304的侧壁上的侧墙305a。或者，在金属层304的表面上沉积侧墙材料层305后，先通过第一湿法刻蚀工艺对所述侧墙材料层305进行刻蚀，刻蚀停止在所述金属层304的表面，然后通过化学机械平坦化工艺对剩余的侧墙材料层的顶面进行平坦化至所述图案化的芯核层302上方的金属层303的顶面，以形成覆盖在所述金属层304的侧壁上的侧墙305a。

请参考3e和3f，在步骤s4中，可以先采用离子束刻蚀(ibe)工艺等干法刻蚀工艺对所述金属层303进行部分刻蚀，刻蚀去除图案化的芯核层302顶面(即顶面)上和侧墙305a外侧的刻蚀停止层301的表面上的大部分厚度的金属层303，实现对所述金属层303的大幅减薄，此时剩余的金属层304a包括用作金属纳米线的部分以及位于图案化的芯核层302的顶面上和所述侧墙305a外侧的刻蚀停止层301表面上多余的部分；然后采用第二湿法刻蚀工艺去除所述图案化的芯核层302的顶面上以及所述侧墙305a外侧的刻蚀停止层301表面上多余的金属层。在上述离子束刻蚀工艺和第二湿法刻蚀工艺中，侧墙305a和图案化的芯核层302之间所夹的金属层不会受到额外的刻蚀，从而被保留下来形成外侧壁呈“l”形的金属纳米线304b，金属纳米线304b的顶部高度、底部线宽以及整体线宽等关键尺寸均能够达到器件制造要求。其中，所述第二湿法刻蚀工艺可以对所述金属层进行一定的过刻蚀，使得形成的金属纳米线304b的顶面低于所述图案化的芯核层302的顶面，侧墙305a底部的金属纳米线304b的一部分也被刻蚀掉，使得侧墙305a的部分底部悬空。其中，所述第二湿法刻蚀工艺的刻蚀剂包括次氯酸钠溶液(sodiumhypochlorite)。

请参考图3g，为了给后续的工艺提供相对平坦的工艺表面，步骤s4中，可以在形成金属纳米线304b之后，采用化学机械平坦化工艺来平坦化所述侧墙305a的顶面，直至所述图案化的芯核层302的顶面，即使得侧墙35a的顶面与所述图案化的芯核层302的顶面齐平。此外，后续可以根据需要来通过刻蚀工艺去除侧墙305a以完全暴露出金属纳米线304b的外侧壁。

本发明的金属纳米线的制造方法，能够借助形成的侧墙305a来限制和保护金属纳米线304b的外侧壁的形貌，使其呈“l”形，且连续不断，厚度均一性高；所述金属纳米线可以用作互连线或者接触插塞等导电结构，有利于减小芯片尺寸，提高集成电路器件的密度，降低电阻率，改善电器特性，提高可靠性和产品良率。

请参考图2b，本发明还提供一种半导体器件的制造方法，采用图2a所示的金属纳米线的制造方法，在一半导体衬底的表面上形成金属纳米线，所述半导体器件具体包括以下步骤：

s0，提供一半导体衬底；

s1，形成图案化的芯核层于一半导体衬底上，所述芯核层暴露出所述半导体衬底的部分表面；

s2，形成一金属层，所述金属层覆盖所述芯核层和所述半导体衬底的表面；

s3，形成侧墙于所述图案化的芯核层的侧壁上，所述侧墙覆盖所述图案化的芯核层侧壁上的金属层；

s4，去除所述芯核层的顶面上以及所述侧墙外侧的半导体衬底表面上的金属层，以形成金属纳米线；

s5，覆盖一钝化层于所述半导体衬底表面上，所述钝化层还覆盖侧墙、芯核层以及金属纳米线的顶面；

s6，刻蚀所述钝化层，以在所述钝化层中形成暴露出所述侧墙、芯核层以及金属纳米线的顶面的沟槽；

s7，去除所述侧墙，并形成一导电层于所述沟槽中，所述导电层覆盖所述金属纳米线的顶面和所述芯核层的顶面。

请参考图3a，步骤s0提供的半导体衬底为后续的步骤s1至s7提供工艺平台，步骤s0提供的半导体衬底可包括任何半导体材料，此半导体材料可包括但不限于：si、sic、sige、sigec、ge合金、geas、inas、inp，以及其它ⅲ-ⅴ或ⅱ-ⅵ族化合物半导体。所述半导体衬底还可以包括有机半导体或者如si/sige、绝缘体上硅(soi)或者绝缘体上sige(sgoi)的分层半导体。所述半导体衬底中还可以形成有隔离结构和器件结构(图中未标示)，所述隔离结构可以是包括用于器件隔离的器件隔离结构以及用于器件内的局部区域隔离的局部隔离结构，所述隔离结构可以是浅沟槽隔离结构；所述器件结构可以包括mos晶体管等有源器件或电阻、电容等无源器件等。本实施例中的半导体衬底包括半导体基底300和刻蚀停止层301。

请参考图3a至图3f，本实施例的半导体器件的制造方法中的步骤s1至步骤s4分别对应上述的金属纳米线的制造方法中步骤s1至步骤s4，在此不再详述，其中，请参考图3a和图3b，步骤s1中形成图案化的芯核层302于刻蚀停止层301的表面上，所述图案化的芯核层301暴露出所述刻蚀停止层301的部分表面；请参考图3c，步骤s2中形成一金属层304覆盖在所述图案化的芯核层302的侧壁和顶面、以及所述刻蚀停止层301的暴露表面上；请参考图3c和3d，步骤s3中形成侧墙305a于所述金属层304的侧壁上；请参考图3e和图3g，步骤s4中，去除所述图案化的芯核层302的顶面上以及所述侧墙305a外侧的刻蚀停止层301表面上的金属层，以在侧墙305a和图案化的芯核层302之间形成外侧壁仍呈“l”形的金属纳米线304b，并使得侧墙305a的顶面与图案化的芯核层302的顶面齐平。

请参考图3h，在步骤s5中，首先可以通过物理气相沉积、化学气相沉积、原子沉积或者涂覆等工艺，在刻蚀停止层301、侧墙305a、金属纳米线304b以及图案化的芯核层302的表面上覆盖钝化层(passivation)306，钝化层(passivation)306在侧墙305a外侧的刻蚀停止层301上的沉积厚度大于芯核层302在刻蚀停止层301上的沉积厚度，且所述钝化层306的材质不同于侧墙305a和刻蚀停止层301，能够使得在后续刻蚀去除侧墙305a的工艺中侧墙305a与钝化层306具有较高的刻蚀选择比，以有利于侧墙305a的去除。所述钝化层306的材质可以包括氧化硅、氮氧化硅、氮化硅、低k介质(包括有机介质、无机介质)、旋涂碳中的至少一种。此外，还可以对沉积的钝化层306进行化学机械平坦化，一方面可以提供较为平坦的工艺表面，另一方面还可以快速减薄钝化层306，以减少后续步骤s6的刻蚀时间。

请参考图3i，在步骤s6中，可以采用干法刻蚀工艺对所述钝化层306进行刻蚀，以打开图案化的芯核层302至侧墙305a这段区域，形成暴露出所述侧墙305a、图案化的芯核层302以及金属纳米线304b的顶面的沟槽306a。

请参考图3j和图3k，在步骤s7中，首先可以采用湿法刻蚀工艺和干法刻蚀工艺中的至少一种工艺去除所述侧墙305a，然后，采用真空蒸镀、溅射等工艺向所述沟槽306a中填充导电层307，直至导电层307填满或者溢出沟槽306a，所述导电层307的材质为钛、钽、铝、铜、镍、钴和钨中的至少一种，此时导电层307不仅会沟槽306a中的金属纳米线304b和芯核层302进行覆盖，还会覆盖在钝化层306的顶面。之后还可以根据需要来对导电层307进行顶面平坦化，使得所述导电层307的顶面与钝化层306的顶面齐平。在本发明的其他实施例中，导电层307的顶面还可以低于所述钝化层306的顶面，且能够覆盖被沟槽306a暴露出的金属纳米线304b和所述芯核层302的表面。

由上所述，本发明的半导体器件的制造方法，由于采用了本发明的金属纳米线的制造方法来制造金属纳米线，因此能够得到具有较佳的侧壁形貌和较高的厚度均一性的金属纳米线，从而改善了最终制得的器件性能，提高了产品良率。

请参考图3k，本发明还提供一种半导体器件，包括：主要由半导体基底300和刻蚀停止层301层叠而成的半导体衬底；图案化的芯核层302，位于所述刻蚀停止层301上并暴露出所述刻蚀停止层301的部分表面；金属纳米线304b，位于所述刻蚀停止层301上且贴合于所述图案化的芯核层302的侧壁上，所述金属纳米线304b的外侧壁为“l”形。此外，所述半导体器件还可以包括钝化层306以及导电层307，其中，钝化层306位于所述金属纳米线304b外侧的刻蚀停止层301表面上，所述钝化层306的顶面高于所述图案化的芯核层302的顶面，且所述钝化层306和所述金属纳米线304b之间具有缝隙，该缝隙自所述钝化层306向所述金属纳米线304b的宽度可以为2nm～20nm；所述导电层307覆盖所述图案化的芯核层302的顶面和所述金属纳米线304b的顶面，并填满所述钝化层306和所述金属纳米线304b之间的缝隙，本实施例中，所述金属纳米线304b的顶面低于所述图案化的芯核层302的顶面，钝化层306具有一个沟槽，该沟槽暴露出图案化的芯核层302的顶面以及金属纳米线304b的顶面和部分外侧壁，并与金属纳米线304b的部分外侧壁之间形成所述缝隙，所述导电层307填满所述沟槽，导电层307的顶面与所述钝化层306的顶面齐平。

需要说明的是，所述图案化的芯核层302、金属纳米线304b、钝化层306以及导电层307的材质可以根据器件制造要求来适应性选择，其中所述图案化的芯核层302的材质包括氧化硅、氮氧化硅、氮化硅和低k介质中的至少一种；所述金属纳米线304b的材质可以包括钌、钼、钨、钴、铼、铁、锇、铑、铱、镍、钯、铂、钛、锆、铪、钒、铌、钽、铬和锝中的至少一种；所述钝化层306的材质可以包括氧化硅、氮氧化硅、氮化硅、旋涂碳soc和低k介质中的至少一种；所述导电层307的材质为钛、钽、铝、铜、镍、钴和钨中的至少一种。

本发明的半导体器件，其金属纳米线覆盖在图案化的芯核层的侧壁上，且所述金属纳米线的外侧壁呈l形，具有较佳的侧壁形貌和较高的厚度均一性，从而保证了半导体器件的性能。

显然，本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。