本申请涉及半导体领域，具体而言，涉及一种半导体器件与其制作方法。
背景技术
先进cmos工艺制程进入14nm以下节点，目前，主流量产器件为到三维的鳍式场效应晶体管(3dfinfieldeffecttransisitor，简称3dfinfet)，其沟道材料为单晶硅。
工艺制程进入5nm以下节点，公开文献中有用si/gesi堆叠外延，有然后去除牺牲层gesi，进而留下硅沟道。
因此公开技术沟道材料依然主要是硅材料，为了提高沟道迁移率以提高器件性能变成业界一个重要的方向，如何在衬底上生长高迁移率且质量较好的沟道如ge、gesi或三五族化合的沟道，并且，控制缺陷晶格失配是一个亟待解决技术问题。
在背景技术部分中公开的以上信息只是用来加强对本文所描述技术的背景技术的理解，因此，背景技术中可能包含某些信息，这些信息对于本领域技术人员来说并未形成在本国已知的现有技术。
技术实现要素：
本申请的主要目的在于提供一种半导体器件与其制作方法，以解决现有技术中的无法制作质量较好的导电沟道的问题。
为了实现上述目的，根据本申请的一个方面，提供了一种半导体器件的制作方法，该制作方法包括：在衬底的表面上设置假鳍层；对上述假鳍层进行刻蚀，在上述衬底上形成一个假鳍或多个间隔设置的假鳍；在上述衬底的裸露表面上以及上述假鳍的侧壁上设置第二保护材料，形成第二保护层；刻蚀去除上述假鳍，在至少上述第二保护层中形成凹槽，上述凹槽与上述假鳍一一对应；在上述凹槽中设置沟道材料，形成一个或多个鳍。
进一步地，在设置上述假鳍层之前，上述制作方法还包括：在上述衬底的表面上设置第一保护层，上述假鳍层设置在上述第一保护层的远离上述衬底的表面上。
进一步地，设置上述第二保护层的过程包括：步骤a1，在上述衬底的裸露表面上以及上述假鳍的裸露表面上设置第二保护材料；步骤a2，对上述步骤a1形成的结构进行表面平坦化工艺，形成预第二保护层，上述预第二保护层的远离上述衬底的表面与上述假鳍的远离上述衬底的表面平齐；步骤a3，对上述预第二保护层进行退火，形成第二保护层。
进一步地，上述凹槽形成的过程包括：刻蚀去除上述假鳍，在上述第二保护层中形成第一预凹槽；刻蚀去除上述第一预凹槽下方的部分上述第一保护层，形成第二预凹槽；刻蚀去除上述第二预凹槽下方的部分上述衬底，使得上述衬底的<111>面裸露，形成上述凹槽。
进一步地，在形成上述鳍之后，上述制作方法还包括：刻蚀去除部分上述第二保护层，使得上述鳍的至少部分侧壁裸露；在上述第二保护层的裸露表面上以及上述鳍的裸露表面上设置栅极材料，形成栅极。
进一步地，采用外延生长的方式在上述凹槽中设置上述沟道材料。
进一步地，上述衬底的材料包括单晶硅，优选地，电子在上述沟道材料的迁移率大于1600cm2/v·s，和/或空穴在上述沟道材料的迁移率大于400cm2/v·s；进一步优选上述沟道材料包括ge、gesi和/或三五族化合物。
进一步地，上述假鳍层的材料包括非晶硅和/或多晶硅，优选上述假鳍层的厚度在100～500nm之间。
进一步地，相邻两个上述假鳍的间隔在3～50nm之间，上述假鳍在垂直于上述衬底的厚度的方向上的宽度在3～50nm之间。
进一步地，上述假鳍层的材料为非晶硅，采用tmah执行刻蚀去除上述假鳍的步骤。
进一步地，上述第一保护层为二氧化硅，采用boe或dhf执行刻蚀上述第一预凹槽下方的上述第一保护层的步骤。
进一步地，上述衬底为单晶硅，采用tmah执行刻蚀去除上述第二预凹槽下方的部分上述衬底的步骤。
进一步地，上述第二保护材料包括二氧化硅和/或氮化硅。
进一步地，上述第一保护层的材料包括二氧化硅和/或氮化硅，优选上述第一保护层的厚度在1～5nm之间。
根据本申请的另一方面，提供了一种半导体器件，该半导体器件由任一种上述半导体器件的制作方法制作而成。
应用本申请的技术方案，上述的制作方法中，在设置导电沟道材料之前，先在衬底上设置一个假鳍层，然后刻蚀假鳍层形成多个假鳍，后续在假鳍的表面上设置第二保护层，最后，将假鳍刻蚀去除，并且，在对应的位置上设置导电沟道的材料，形成导电沟道。该方法中，设置完第二保护层后，才形成导电沟道，避免了第二保护材料的高温退火步骤对导电沟道材料的不利影响，进一步保证了导电沟道的质量，保证了导电沟道具有良好的性能。另外，上述的方法中在衬底上设置假鳍层，该层能做出底部形貌很好的假鳍，有利于提高鳍甚至器件的密度；而目前公开报道的用体硅刻蚀出的假鳍，其底部形貌有个脚无法去除，会影响后续的外延工艺，也会影响鳍甚至器件的密度。
附图说明
构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
图1至图7示出了根据本申请的半导体器件的实施例的制作过程的结构示意图；
图8示出了本申请的另一种半导体器件的结构示意图。
其中，上述附图包括以下附图标记：
10、衬底；20、第一保护层；30、假鳍层；31、假鳍；40、第二保护层；41、凹槽；50、鳍；60、栅极。
具体实施方式
应该指出，以下详细说明都是例示性的，旨在对本申请提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本申请所属技术领域的普通技术人员通常理解的相同含义。
需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。
应该理解的是，当元件(诸如层、膜、区域、或衬底)描述为在另一元件“上”时，该元件可直接在该另一元件上，或者也可存在中间元件。而且，在说明书以及权利要求书中，当描述有元件“连接”至另一元件时，该元件可“直接连接”至该另一元件，或者通过第三元件“连接”至该另一元件。
正如背景技术所介绍的，现有技术中，在形成了沟道后，一般要在沟道上设置保护材料，为了使得这些保护材料形成的结构层较致密，性能较好，会在设置完保护材料后，进行高温退火，但是高温退火会影响沟道材料的性能，进而使得沟道的导电性能较差，为了解决如上的问题，本申请提出了一种半导体器件的制作方法。
本申请的一种典型的实施方式中，提供了一种半导体器件与其制作方法，该制作方法包括：在衬底10的表面上设置假鳍层30，如图1所示；对上述假鳍层30进行刻蚀，在上述衬底10上形成一个假鳍或多个间隔设置的假鳍31，如图2所示；在上述衬底10的裸露表面上以及上述假鳍31的侧壁上设置第二保护材料，形成第二保护层40，如图3所示；刻蚀去除上述假鳍31，在至少上述第二保护层40中形成凹槽41，上述凹槽41与上述假鳍31一一对应，如图4所示；在上述凹槽41中设置沟道材料，形成一个或多个鳍，图5示出的为形成多个鳍50。
上述的制作方法中，在设置导电沟道材料之前，先在衬底上设置一个假鳍层，然后刻蚀假鳍层形成一个或多个假鳍，后续在假鳍的表面上设置第二保护层，最后，将假鳍刻蚀去除，并且，在对应的位置上设置导电沟道的材料，形成鳍，由于导电沟道为鳍的一部分，因此该步骤形成导电沟道。该方法中，设置完第二保护层后，才形成导电沟道，避免了第二保护材料的高温退火步骤对导电沟道材料的不利影响，进一步保证了导电沟道的质量，保证了导电沟道具有良好的性能。另外，上述的方法中在衬底上设置假鳍层，该层能做出底部形貌很好的假鳍，有利于提高鳍甚至器件的密度；而目前公开报道的用体硅刻蚀出的假鳍，其底部形貌有个脚(footing)无法去除，会影响后续的外延工艺，也会影响鳍甚至器件的密度。
上述的沟道材料可以是现有技术中的任何可以作为导电沟道的材料，本领域技术人员可以根据实际情况选择合适的沟道材料形成本申请的导电沟道。
为了进一步提升电子和/或空穴在导电沟道中的迁移率，从而进一步提升半导体器件的电学性能，本申请的一种实施例中，电子在上述沟道材料的迁移率大于1600cm2/v·s，和/或空穴在上述沟道材料的迁移率大于400cm2/v·s，具体包括三种情况：第一种，电子在沟道中的迁移率大于1600cm2/v·s；第二种，空穴在上述沟道材料的迁移率大于400cm2/v·s；第三种，电子在沟道中的迁移率大于1600cm2/v·s，且同时，空穴在上述沟道材料的迁移率大于400cm2/v·s。
具体的实施例中，上述沟道材料包括ge、gesi和/或三五族化合物。电子在这些沟道材料的迁移率较大，进而可以进一步保证该导电沟道具有良好的导电性能，并且，这些沟道材料可以很好地与现有的半导体工艺兼容，制作方法更简单。
为了避免在刻蚀假鳍层30形成假鳍31的过程中，对衬底10造成损伤，进一步保证半导体具有良好的性能，本申请的一种实施例中，在设置上述假鳍层30之前，上述制作方法还包括：如图1所示，在上述衬底10的表面上设置第一保护层20，上述假鳍层30设置在上述第一保护层20的远离上述衬底10的表面上，第一保护层20对衬底10进行保护。
本申请的另一种实施例中，设置上述第二保护层40的过程包括：步骤a1，在上述衬底10的裸露表面上以及上述假鳍31的裸露表面上设置第二保护材料；步骤a2，对上述步骤a1形成的结构进行表面平坦化工艺，形成预第二保护层40，上述预第二保护层40的远离上述衬底10的表面与上述假鳍31的远离上述衬底10的表面平齐；步骤a3，对上述预第二保护层40进行退火，形成第二保护层40。
当然，上述的第二保护层的形成过程并不限于上述的步骤，还可以是其他的可行的工艺步骤，本领域技术人员可以根据实际情况选择合适的工艺步骤形成上述的第二保护层。例如，可以在设置了第二保护材料后，直接进行退火，后续可以在刻蚀去除假鳍的过程中先将假鳍上方的多余的第二保护材料去除。
上述的假鳍层的设置方法和第二保护材料的具体设置方法可以根据具体的材料采用现有技术中的常规方法形成，例如，当第二保护材料为二氧化硅时，具体可以为热氧化法设置第二保护材料。
上述的退火过程可以根据实际情况合适的退火温度，比如根据第二保护层的材料设置具体的退火温度，对于二氧化硅来说，可以设定其对应的退火温度为900℃。
为了形成质量更好的导电沟道，进一步保证该半导体器件具有良好的导电性能，本申请的一种实施例中，上述凹槽41形成的过程包括：刻蚀去除上述假鳍31，在上述第二保护层40中形成第一预凹槽；刻蚀去除上述第一预凹槽下方的部分上述第一保护层20，形成第二预凹槽；刻蚀去除上述第二预凹槽下方的部分上述衬底10，使得上述衬底10的<111>面裸露，形成上述凹槽41，如图4所示，一般的半导体材料层的<111>为最密堆积面，这样可以形成更加致密的导电沟道。当然，在实际的工艺过程中，当衬底10和假鳍层30之间设置有第一保护层20时，要使得衬底10的<111>面裸露必然会对衬底10上方的第一保护层20进行刻蚀，即依次刻蚀假鳍31、第一保护层20以及衬底10，才能使得衬底10的<111>裸露。
上述的预凹槽下方的部分衬底10，就是指与预凹槽直接接触的衬底材料。
当然，对于不同的半导体材料来说，其最密堆积面可能不同，即可能不是<111>面，本领域技术人员可以根据实际情况使得对应的衬底的最密堆积面裸露出来。
需要说明的是，上述刻蚀过程不一定要刻蚀直到衬底的<111>面裸露，还可以不刻蚀衬底，这样最终形成的结构如图8所示。
一种具体的实施例中，在形成上述鳍之后，上述制作方法还包括：刻蚀去除部分上述第二保护层40，使得上述鳍50的至少部分侧壁裸露，如图6所示；在上述第二保护层40的裸露表面上以及上述鳍50的裸露表面上设置栅极60材料，形成如图7所示的栅极60。
为了形成单晶的沟道材料，进一步提高导电沟道的质量，本申请的一种实施例中，采用外延生长的方式在上述凹槽41中设置上述沟道材料。
当然，本申请的设置沟道材料的方法并不限于上述的外延生长，还可以是其他的方法，比如说原子层沉积法或化学气相沉积法等等，本领域技术人员可以根据实际情况选择合适的方法设置上述沟道材料。
本申请的衬底的材料可以是现有技术中的任何可以作为衬底的材料，本领域技术人员可以根据实际情况选择合适的材料形成本申请的上述衬底，比如，可以是单晶硅，也可以是三五族化合物的衬底，具体可以为inp等。
本申请的一种具体的实施例中，上述衬底的材料包括单晶硅，这样该半导体器件的制作过程可以更好地与现有的半导体集成工艺兼容，制作过程更简单。
为了进一步简化工艺，节省成本，本申请的一种实施例中，假鳍层30的材料包括非晶硅和/或多晶硅。当然，本申请中的假鳍层30并不限于上述的两种材料，还可以是其他的合适的材料。
本申请的再一种实施例中，上述假鳍层30的厚度在100～500nm之间。这样可以进一步简化半导体器件的制作工艺，从而进一步提升半导体器件的制作效率，且同时可以进一步节省成本。
由于假鳍31的位置基本与后续的导电沟道的位置一致，所以为了进一步保证形成的半导体器件中的多个导电沟道具有良好的性能，本申请的一种实施例中，相邻两个上述假鳍31的间隔d在3～50nm之间，上述假鳍31在垂直于上述衬底10的厚度的方向上的宽度w在3～50nm之间，上述假鳍31在垂直于上述衬底10的厚度的方向上的宽度w的具体含义可以参见图2所示，相邻两个上述假鳍31的间隔d的具体含义也可以参见图2所示。
一种具体的实施例中，上述假鳍层30的材料为非晶硅，采用四甲基氢氧化铵(简称tmah)执行刻蚀去除上述假鳍31的步骤，这样可以进一步简化工艺，提升半导体器件的制作效率。
当上述的假鳍层30替换为其他材料层时，可以采用其他的刻蚀液进行假鳍层30的刻蚀，具体地，本领域技术人员可以根据实际情况选择合适的刻蚀液或者刻蚀方法刻蚀上述假鳍层30。
为了简化去除第一保护层20的工艺，本申请的一种实施例中，上述第一保护层20为二氧化硅，采用缓冲氧化物刻蚀液(bufferoxideetch，简称boe)或稀释的氢氟酸(dilutehf，简称dhf)执行刻蚀上述第一预凹槽下方的上述第一保护层20的步骤。具体地，boe为氢氟酸(质量浓度为49％)和水或氟化铵与水混合形成的溶液。
当上述的第一保护层20替换为其他材料层时，可以采用其他的刻蚀液进行第一保护层20的刻蚀，具体地，本领域技术人员可以根据实际情况选择合适的刻蚀液或者刻蚀方法刻蚀上述第一保护层20。
另一种具体的实施例中，上述衬底10为单晶硅，采用四甲基氢氧化铵(简称tmah)执行刻蚀去除上述预凹槽下方的部分上述衬底10的步骤。同样地，当上述的衬底10替换为其他的材料时，可以采用其他的刻蚀液或者刻蚀方法去除预凹槽下方的衬底10，具体地，可以根据具体的衬底10的材料来选择具体的刻蚀液和刻蚀方法。
为了更好地保护导电沟道，且简化工艺，本申请的一种实施例中，上述第二保护材料包括二氧化硅和/或氮化硅。即具体可以是第二保护层40的材料包括二氧化硅和氮化硅，也可以只包括二氧化硅，还可以只包括氮化硅，本领域技术人员可以根据实际情况选择二氧化硅或氮化硅形成本申请的第二保护层40。
本申请的另一种实施例中，上述第一保护层20的材料包括二氧化硅和/或氮化硅，这样可以使得第一保护层20更好地保护衬底10，进一步防止在上面结构的刻蚀的过程中，对衬底10造成损伤，进一步保证了器件具有较好的性能。
当然，本申请中本申请的第一保护层20和第二保护层40的具体材料并不限于上述的二氧化硅和氮化硅，还可以是其他的合适的材料，只要能够起到保护作用且使得工艺可实施即可。
为了简化工艺，且节约成本，本申请的一种实施例中，上述第一保护层20的厚度在1～5nm之间。
本申请的另一种典型的实施方式中，提供了一种半导体器件，该半导体器件由上述的制作方法形成。
上述的半导体器件由于采用上述的制作方法形成，其导电沟道的质量较好，导电性能较好，使得半导体器件的电学性能较好。
为了使得本领域技术人员能够更加清楚地了解本申请的技术方案，以下将结合具体的实施例来说明本申请的技术方案。
实施例
半导体器件的制作过程包括：
提供单晶硅衬底10；
在衬底10的表面上依次外延生长第一半导体层和假鳍层30，如图1所示，第一半导体层为二氧化硅层，厚度为2nm，假鳍层30为非晶硅层，其厚度为200nm；
采用光刻以及干法各向异性刻蚀假鳍层30，形成多个间隔设置的假鳍31，如图2所示，且相邻两个上述假鳍31的间隔d为30nm之间，各上述假鳍31在垂直于上述衬底10的厚度的方向上的宽度w为30nm。
在上述衬底10的裸露表面上以及上述假鳍31的侧壁上设置第二保护材料，形成第二保护层40，如图3所示，具体地：步骤a1，在上述衬底10的裸露表面上以及上述假鳍31的裸露表面上设置第二保护材料二氧化硅；步骤a2，对上述步骤a1形成的结构进行表面平坦化工艺，形成预第二保护层40，上述预第二保护层40的远离上述衬底10的表面与上述假鳍31的远离上述衬底10的表面平齐；步骤a3，对上述预第二保护层40进行高温退火，退火温度为900℃，形成第二保护层40。
采用tmah刻蚀去除各上述假鳍31，在上述第二保护层40中形成多个预凹槽；
采用boe刻蚀去除上述预凹槽下方的第一保护层20，采用tmah刻蚀衬底10，使得上述衬底10的<111>面裸露，形成图4所示的上述凹槽41；
外延生长单晶gesi，并进行平坦化工艺，从而在凹槽41中形成鳍50，如图5所示；
刻蚀去除部分上述第二保护层40，使得上述鳍50的至少部分侧壁裸露，如图6所示；
后续的工艺与现有的三维器件的工艺技术完全兼容，此处就不在赘述了，最终形成图7上述的半导体器件。
从以上的描述中，可以看出，本申请上述的实施例实现了如下技术效果：
1)、本申请的制作方法中，在设置导电沟道材料之前，先在衬底上设置一个假鳍层，然后刻蚀假鳍层形成多个假鳍，后续在假鳍的表面上设置第二保护层，最后，将假鳍刻蚀去除，并且，在对应的位置上设置导电沟道的材料，形成导电沟道。该方法中，设置完第二保护层后，才形成导电沟道，避免了第二保护材料的高温退火步骤对导电沟道材料的不利影响，进一步保证了导电沟道的质量，保证了导电沟道具有良好的性能。另外，上述的方法中在衬底上设置假鳍层，该层能做出底部形貌很好的假鳍，有利于提高鳍甚至器件的密度；而目前公开报道的用体硅刻蚀出的假鳍，其底部形貌有个脚无法去除，会影响后续的外延工艺，也会影响鳍甚至器件的密度。
2)、本申请的半导体器件由于采用上述的制作方法形成，其导电沟道的质量较好，导电性能较好，使得半导体器件的电学性能较好。
以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。