本发明涉及半导体技术领域，尤其涉及一种功率半导体器件。
背景技术：
垂直导电双扩散mos结构(vdmos)器件功率集成电路及功率集成系统的核心元器件之一。vdmos的栅极和源极在衬底的上表面，而漏极位于衬底的下表面。源极和漏极在衬底的相对的平面，当电流从漏极流向源极时，电流在硅片内部垂直流动，因此可以充分的应用硅片的面积，来提高通过电流的能力。
功率vdmos器件兼有双极晶体管和mos晶体管的优点，开关速度快、输入阻抗高、驱动功耗低，具有负的温度系数，无二次击穿，在航空、航天、核能等领域有广泛应用。但是，在功率vdmos器件在空间辐射环境下，容易受到各种射线及带电粒子的照射，特别是极易被重离子诱发单粒子烧毁效应(seb)和单粒子栅穿效应(segr)，造成器件损伤。
如何提高器件的抗segr能力是目前亟待解决的问题。
技术实现要素：
本发明所要解决的技术问题是，提供一种功率半导体器件，改善器件的单粒子烧毁效应(seb)和单粒子栅穿效应(segr)。
为了解决上述问题，本发明提供了一种功率半导体器件，包括：第一类型掺杂的半导体层；位于所述半导体层表面的栅极结构；位于所述栅极结构两侧的半导体层内的第二类型掺杂的体区；位于所述体区之间的半导体层内的载流子吸收区。
可选的，所述载流子吸收区的表面与所述半导体层表面共面。
可选的，所述载流子吸收区边缘与所述体区之间的最小距离大于0且小于等于2μm。
可选的，所述载流子吸收区为第二类型掺杂。
可选的，所述载流子吸收区的掺杂深度小于或等于所述体区的掺杂深度。
可选的，所述载流子吸收区的掺杂浓度为1e12cm-3～1e18cm-3。
可选的，所述载流子吸收区吸收区内掺杂有重金属离子。
可选的，所述重金属离子的掺杂浓度为5e13cm-3～5e15cm-3。
可选的，所述半导体层包括至少一层第一类型掺杂的外延层。
可选的，所述载流子吸收区包括多个分立的子吸收区。
可选的，相邻的所述子吸收区之间的间距小于2μm。
本发明的功率半导体器件，在器件的体区之间的半导体层内设置有载流子吸收区，可以对器件体区之间由于重离子产生的过量载流子进行吸收，从而提高功率半导体器件的抗segr能力。
附图说明
图1为本发明一具体实施方式的半导体器件的结构示意图。
具体实施方式
下面结合附图对本发明提供的功率半导体器件的具体实施方式做详细说明。
请参考图1，为本发明一具体实施方式的功率半导体器件的结构示意图。
该具体实施方式中，所述功率半导体器件包括第一类型掺杂的半导体层100；位于所述半导体层表面的栅极结构；位于所述栅极结构两侧的半导体层内的第二类型掺杂的体区101；位于所述体区101之间的半导体层100内的载流子吸收区104。
该具体实施方式中，所述第一类型掺杂为n型掺杂，所述第二类型掺杂为p型掺杂；在其他具体实施方式中，所述第一类型掺杂还可以为p型掺杂，所述第二类型掺杂为n型掺杂。所述n型掺杂的掺杂离子可以为p、as或td中的至少一种，所述p型掺杂的掺杂离子可以为b、in或ga中的至少一种。
所述半导体层100可以为第一类型掺杂的单晶硅衬底，或者可以包括衬底以及位于所述衬底表面的第一类型掺杂的外延层，或者，所述半导体层100还可以包括多个堆叠的第一类型掺杂的外延层。所述外延层的材料可以为硅、锗或锗硅等半导体材料。本领域技术人员可以根据功率半导体器件的性能需求，选择合适结构、材料以及掺杂浓度的所述半导体层100。该具体实施方式中，所述半导体层100包括n型重掺杂的衬底，以及位于所述衬底表面的n型轻掺杂的外延层。
所述栅极结构包括栅极111、位于栅极111与半导体层100之间的栅介质层112以及覆盖所述栅极111、栅介质层112的盖帽层113。
栅极111两侧的半导体层100内具有第二类型掺杂的体区101，该具体实施方式中，所述体区101为p型掺杂。两侧的体区101之间的位于栅极结构111下方的部分半导体层100作为所述功率半导体器件的颈区。
所述体区101内还形成有第一类型掺杂的源区102，该具体实施方式中，所述源区102为n型掺杂。
所述功率半导体器件还包括位于所述半导体层100表面的连接所述体区101的源极103以及位于所述半导体层100的与所述栅极结构相对的另一表面的漏极104。
该具体实施方式中，所述功率半导体结构还包括一载流子吸收区104。所述载流子吸收区104位于所述体区101之间的半导体层100内，具体的位于所述体区101之间的功率半导体器件的颈区内。所述载流子吸收区104内具有复合中心，能够吸收重离子轰击器件后产生的电子-空穴对，避免产生的载流子在表面颈区积累，从而减小栅介质层112内的峰值电场，进而提高器件的抗segr能力。所述复合中心包括位错环或深能级。
所述载流子吸收区104可以为第一类型掺杂，也可以为第二类型掺杂。在该具体实施方式中，所述载流子吸收区104的掺杂类型与体区101的掺杂类型一致，均为p型掺杂，与半导体层100的掺杂类型相反，有利于降低器件的栅电荷，且不会对器件的击穿电压造成较大的影响。
在其他具体实施方式中，所述载流子吸收区104的掺杂类型还可以与体区101的掺杂类型相反，与半导体层100的掺杂类型一致。当所述载流子吸收区104的掺杂类型与半导体层100的掺杂类型一致的情况下，容易对击穿电压参数造成较大影响。可以通过对载流子吸收区104的掺杂浓度等参数调整，以尽量减少对击穿电压参数的影响。
所述载流子吸收区104为第一类型掺杂或第二类型掺杂时的掺杂浓度可以大于、小于或等于所述体区101的掺杂浓度，具体的，可以为1e12cm-3～1e18cm-3。当吸收区104的掺杂类型为第二类型时，掺杂浓度越大，越有利于载流子的吸收。本领域的技术人员可以在该掺杂浓度范围基础上，根据所述载流子吸收区104的掺杂类型、器件的性能要求等进行合理的调整。
在其他具体实施方式中，所述载流子吸收区104还可以为重金属离子掺杂，所述重金属离子可以为铂、金、银、铜或铅中的至少一种。重离子掺杂会在所述载流子吸收区104内形成深能级，可以吸收重离子产生的过量载流子。同时，重金属杂质属于深能级缺陷，不会明显的影响器件掺杂和器件性能。所述重金属离子的掺杂浓度可以为5e13cm-3～5e15cm-3。本领域的技术人员可以在该掺杂浓度范围基础上，根据对器件的耐压要求，合理调整重金属离子的掺杂浓度。
该具体实施方式中，所述载流子吸收区104的表面与所述半导体层100表面共面，自所述栅极结构底部的半导体层100表面向半导体层100内部设置。从而使得所述载流子吸收区104与所述栅介质层112距离最为接近，能够最大程度减小重离子轰击器件后产生的电子-空穴对栅介质层112的影响。并且，由于所述载流子吸收区104位于半导体层100的表面附近，通过离子注入或者扩散等方式形成，均易于实现。
在其他具体实施方式中，所述载流子吸收区104可以完全位于所述半导体层100内部，所述载流子吸收区104的表面与所述半导体层100的表面之间的距离小于1μm，以尽量提高所述载流子吸收区104对颈部过量载流子的吸收。
所述载流子吸收区104边缘与所述体区101之间的最小距离大于0且小于等于2μm。所述载流子吸收区104主要用于吸收体区101之间的半导体层100颈部的过量载流子，因此所述载流子吸收区104距离所述体区101越近，吸收效果越好。如果距离太长，吸收效果会变差。由于所述颈区内形成有所述载流子吸收区104，为了满足击穿电压和导通电阻的要求，相应的需要对颈区的宽度进行相应调整，所述颈区宽度为两个体区101之间的距离。
所述载流子吸收区104主要通过边缘来吸过量的载流子，所以载流子吸收区104的边源形貌对载流子吸收作用有影响，特别是与体区101相邻的部分边缘。根据对器件的导通电阻、击穿电压等参数的要求，可以对载流子吸收区104的形貌进行调整。靠近体区101一侧的边缘可以为弧形、与半导体层100表面垂直或其他形状。
在本发明的具体实施方式中，所述载流子吸收区104的掺杂深度小于或等于所述体区101的掺杂深度，以避免降低器件的击穿电压；在其他具体实施方式中，如果对器件的击穿电压要求不高，所述载流子吸收区104的掺杂深度也可以略大于所述体区101的掺杂深度。
该具体实施方式中，所述载流子吸收区104为一个完整连续的掺杂区域，在其他具体实施方式中个，所述载流子吸收区104也可以包括多个分立的吸收区。为了提高各个子吸收区对载流子的吸收能力，相邻的所述子吸收区之间的间距小于2μm。
本发明的具体实施方式的功率半导体器件，在体区之间的半导体层内设置有载流子吸收区，可以对器件体区之间由于重离子产生的过量载流子进行吸收，从而提高功率半导体器件的抗segr能力。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。