制造半导体装置的方法与流程

本公开涉及半导体领域，具体来说，涉及制造半导体装置的方法。

背景技术：

在制造半导体装置的过程中，可能需要通过硅通孔(tsv)工艺来实现例如晶片级的互连。然而，在形成用于例如要耦接到电连接件(例如，焊盘)的导电插塞的关键tsv的形成工艺中，关键tsv可能会发生偏移，这可能会导致关键tsv内的导电插塞不能耦接到相应的电连接件。因此，存在能够抑制关键tsv的偏移的新的技术的需求。

技术实现要素：

本公开的实施例的目的之一是提供一种新型的制造半导体装置的方法。

根据本公开的一个方面，提供了一种制造半导体装置的方法，可以包括以下步骤：提供半导体衬底，其中在所述半导体衬底的前侧中具有第一开口，并且所述第一开口中填充有第一隔离件；在所述第一隔离件的两侧形成延伸到所述半导体衬底内的第一沟槽，所述第一沟槽与所述第一隔离件邻接并且在所述半导体衬底内延伸到比所述第一隔离件更深的位置；形成填充在所述第一沟槽中的第二隔离件；将所述半导体衬底的背侧减薄，以从所述半导体衬底的背侧暴露所述第二隔离件的一部分；从所述半导体衬底的背侧去除由所述第一隔离件和所述第二隔离件围绕的区域中的所述半导体衬底，以形成第二沟槽；去除所述第二沟槽的底部处的所述第一隔离件，由此形成硅通孔tsv结构。

根据本公开的另一方面，提供了一种制造半导体装置的方法，所述方法可以包括以下步骤：提供第一结构，所述第一结构可以包括：半导体衬底；第一电介质层，覆盖在所述半导体衬底的前侧上；第一开口，穿透所述第一电介质层并延伸到所述半导体衬底内；第二电介质层，覆盖在所述第一电介质层上并填充所述第一开口，其中填充在所述第一开口中的所述第二电介质层形成浅沟槽隔离sti部件；形成通孔，所述通孔延伸穿透所述第一电介质层和所述第二电介质层并暴露所述sti部件的表面以及所述sti部件两侧与所述sti部件邻接的半导体衬底的一部分的表面；去除被所述通孔暴露的所述半导体衬底的一部分以形成延伸到所述半导体衬底内的第一沟槽，所述第一沟槽在所述sti部件的两侧与所述sti部件邻接并且在所述半导体衬底内延伸到比所述sti部件更深的位置；形成第三电介质层，所述第三电介质层覆盖在所述第二电介质层和所述sti部件的表面上并填充所述第一沟槽；去除所述第二电介质层和覆盖在所述第二电介质层上的所述第三电介质层，并保留覆盖在所述sti部件的表面上以及填充在所述第一沟槽中的所述第三电介质层以形成深沟槽隔离dti部件；将所述半导体衬底的背侧减薄，以从所述半导体衬底的背侧暴露所述dti部件的一部分；从所述半导体衬底的背侧去除由所述sti部件和所述dti部件围绕的区域中的所述半导体衬底，以形成第二沟槽；去除所述第二沟槽的底部处的所述sti部件及其下面的第三电介质层，由此形成硅通孔tsv结构。

通过以下参照附图对本公开的示例性实施例的详细描述，本公开的其它特征及其优点将会变得更为清楚。

附图说明

构成说明书的一部分的附图描述了本公开的实施例，并且连同说明书一起用于解释本公开的原理。

参照附图，根据下面的详细描述，可以更加清楚地理解本公开，其中：

图1a至图1d分别示出了现有技术中用于制造背侧硅通孔(tsv)结构的制造工艺的示意性工艺流程图。

图2是例示根据一个或多个实施例的半导体装置的制造工艺的示意性工艺流程图。

图3a至图3f是例示根据一个或多个实施例的半导体装置的制造工艺的主要工艺步骤的示意性截面图。

图4是例示根据一个或多个实施例的半导体装置的制造工艺的示意性工艺流程图。

图5a至图5n是例示根据一个或多个实施例的半导体装置的制造工艺的主要工艺步骤的示意性截面图。

图6是例示根据一个或多个实施例的半导体装置的制造工艺的示意性工艺流程图。

图7a至图7h是例示根据一个或多个实施例的半导体装置的制造工艺的主要工艺步骤的示意性截面图。

注意，在以下说明的实施方式中，有时在不同的附图之间共同使用同一附图标记来表示相同部分或具有相同功能的部分，而省略其重复说明。在一些情况中，使用相似的标号和字母表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。

为了便于理解，在附图等中所示的各结构的位置、尺寸及范围等有时不表示实际的位置、尺寸及范围等。因此，本公开并不限于附图等所公开的位置、尺寸及范围等。

具体实施方式

下面将参照附图来详细描述本公开的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本公开的范围。

以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本公开及其应用或使用的任何限制。也就是说，本文中的结构及方法是以示例性的方式示出，来说明本公开中的结构和方法的不同实施例。然而，本领域技术人员将会理解，它们仅仅说明可以用来实施的本公开的示例性方式，而不是穷尽的方式。此外，附图不必按比例绘制，一些特征可能被放大以示出具体组件的细节。

对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。

在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。

图1a至图1d分别示出了现有技术中用于制造背侧tsv(btsv)结构的制造工艺的示意性工艺流程图。

首先，如图1a中所示，提供经过了前侧工艺之后的半导体结构，由此该半导体结构可以包括形成在例如由硅制成的半导体衬底100中的sti部件101、位于sti部件101之间的有源区中形成的电子元件(诸如mosfet、光电二极管等)(未示出)和位于半导体衬底100的前侧上的例如与一些电子元件电接触的电连接件102。此外该半导体结构还可以包括位于半导体衬底100的前侧上的电介质层104和金属互连件103。在一个实施例中，电介质层104由多层电介质层堆叠而成，并且金属互连件103可以包括由多层电介质层中的各电介质层分离开的布线层和穿透电介质层将相应的布线层以及电连接件102互连的导电插塞。在一个示例中，电介质层104可以由例如70nm厚的氮化硅层、1.2um厚的正硅酸乙酯(teos)层、50nm厚的ldteos层和40nm厚的氧化硅层的叠层形成。

然后，以电介质层104面向载体衬底105的方式将以上半导体结构接合到载体衬底105(例如，硅衬底)上，然后将半导体衬底100的背侧减薄。之后，在半导体衬底100的背侧上沉积例如氮化硅层106并在氮化硅层106上例如通过ald方法形成氧化硅层107。之后，在氧化硅层107之上形成抗蚀剂图案108。具体地，在氧化硅层107之上形成抗蚀剂层，然后通过光刻工艺，去除要形成btsv的区域中的抗蚀剂层而保留其余区域中的抗蚀剂层，从而形成抗蚀剂图案108。在此过程中，光刻工艺需要与sti部件101之间的有源区对准，以定位要形成btsv的区域。之后，去除被抗蚀剂图案108暴露的区域中的氧化硅层107和氮化硅层106。

接着，如图1b中所示，去除抗蚀剂图案108，并以图案化的氧化硅层107和氮化硅层106作为蚀刻掩模，形成tsv。该tsv贯穿半导体衬底100以暴露sti部件101的表面。在一个实施例中，该tsv也可以延伸到sti部件101中。在一个示例中，在该tsv的宽度为1.1um的情况下，sti部件101的宽度可能需要设计为2.64um以为tsv可能的偏移提供足够的裕度。

之后，如图1c中所示，通过例如化学气相沉积(cvd)方法，形成氮化硅层109。在一个实施例中，氮化硅层109覆盖在氧化硅层107上，并覆盖上述tsv的侧壁。

然后，如图1d中所示，去除上述tsv底部处的氮化硅层109和下面的sti部件101，以暴露出电连接件102，由此形成btsv结构。在一个实施例中，该btsv结构延伸到电连接件102中。之后，在由此形成的btsv结构中填充例如由钨形成的金属互连件。通过这样的步骤，可以将在半导体衬底100的前侧中形成的电子电路与安置在半导体衬底100的背侧上的其它半导体衬底或者电子电路电互连。

然而，在这样的工艺步骤中，由于受多种因素影响，btsv结构与有源区对应难度大。为了提供btsv结构的偏移的裕度，需要将sti部件的宽度形成为足够大，从而导致晶片中有源区的减小。此外，在形成btsv的半导体衬底100的蚀刻过程中会产生等离子体损伤，从而可能会对器件电性能造成影响。

鉴于此，本发明人提出了一种新的btsv的制造方法。

(第一实施例)

图2是例示根据一个或多个实施例的半导体装置的制造工艺的示意性工艺流程图。图3a至图3f是例示根据一个或多个实施例的半导体装置的制造工艺的主要工艺步骤的示意性截面图。将根据图2中的步骤并参考图3a至图3f中的截面图来描述根据第一实施例的半导体装置的制造方法的一个示例。

首先，如图3a中所示，提供半导体衬底300，其中在半导体衬底300的前侧中具有第一开口，并且第一开口中填充有第一隔离件301(图2中的步骤s201)。

接着，如图3b中所示，在第一隔离件301的两侧形成延伸到半导体衬底300内的第一沟槽302，该第一沟槽302与第一隔离件301邻接并且在半导体衬底300内延伸到比第一隔离件301更深的位置(图2中的步骤s202)。

接着，如图3c中所示，形成填充在第一沟槽302中的第二隔离件303(图2中的步骤s203)。

接着，如图3d中所示，将半导体衬底300的背侧减薄，以从半导体衬底300的背侧暴露第二隔离件303的一部分(图2中的步骤s204)。

接着，如图3e中所示，从半导体衬底300的背侧去除由第一隔离件301和第二隔离件303围绕的区域中的半导体衬底300，以形成第二沟槽304(图2中的步骤s205)。

接着，如图3f中所示，去除第二沟槽304的底部处的第一隔离件301，由此形成硅通孔tsv结构305(图2中的步骤s206)。

本申请中提出的新的bstv的制造方法采用π型机构，在半导体衬底300的前侧工艺时已经定义了要实现btsv305的区域，实现了btsv305与有源区的精准对位，规避光刻工艺受晶片形变的影响，从而大幅度提高了光刻精度。另外，由于第二沟槽(深沟槽)302形成较早，因此后续的高温过程会修复形成第二沟槽302时造成的损伤。此外，在一个实施例中，在btsv305的宽度为1.1um的情况下，最终的隔离结构的宽度(btsv305两侧的第二隔离件303的远离btsv305的一侧之间的距离)例如为2.5um，与图1a至图1d中所示的sti部件101的宽度为2.64um相比，有效地减小了最终的隔离结构的宽度。

(第二实施例)

图4是例示根据一个或多个实施例的半导体装置的制造工艺的示意性工艺流程图。图5a至图5n是例示根据一个或多个实施例的半导体装置的制造工艺的主要工艺步骤的示意性截面图。将根据图4中的步骤并参考图5a至图5n中的示意性截面图来描述根据第二实施例的半导体装置的制造方法的一个示例。第二实施例是第一实施例的一个具体示例。

首先，如图5a中所示，提供半导体衬底500，其中在半导体衬底500的前侧中具有多个第一开口，并且多个第一隔离件填充在多个第一开口中的相应第一开口中(图4中的步骤s401)。其中，用于稍后形成btsv的第一隔离件被称为第一隔离件501’，而不用形成btsv的第一隔离件被称为第一隔离件401。在图5a中所示的示例中，存在一个第一隔离件501’，但是本领域技术人员可以理解，可能存在多个第一隔离件501’以用于稍后形成多个btsv。

在一个实施例中，半导体衬底500由例如单晶硅(si)制成，并且例如在平面图中形成为基本上圆形形状。半导体衬底500的材料不限于单晶硅，而是可以进行各种改变，并且可以使用其它半导体材料，例如，可以使用砷化镓、锗、碳化硅、砷化铟或磷化铟或合金半导体，诸如，碳化硅锗、磷化铟镓、砷化铟镓等。另外，可以使用在绝缘层之上设置了用于形成元件的半导体层的soi(绝缘体上硅)衬底等作为半导体衬底500。半导体衬底500的厚度例如为0.4mm～0.7mm。

在一个示例中，第一隔离件501和501’可以是通过在半导体衬底500中形成开口，然后用所谓的硅局部氧化(locos)方法氧化包含于开口中的半导体衬底500而形成场氧化物膜。场氧化物膜使在半导体衬底500中限定要形成电子元件(诸如mos晶体管)的有源区。

在一个示例中，第一隔离件501和501’可以是通过使用所谓的浅沟槽隔离(sti)方法，由嵌入从半导体衬底500的前侧在半导体衬底500中形成的开口中的绝缘膜制成的sti部件。该绝缘膜例如是氧化硅膜。sti部件用于限定有源区。

此外，第一隔离件501和501’可以被配置为相对于半导体衬底500具有蚀刻选择性。在一个示例中，第一隔离件501和501’的宽度可以约为1.1um。

接着，如图5b中所示，在半导体衬底500的前侧上形成抗蚀剂图案502，该抗蚀剂图案502具有开口503，该开口503暴露用于形成btsv的第一隔离件501’的表面以及第一隔离件501’两侧与第一隔离件501’邻接的半导体衬底500的一部分的表面(图4中的步骤s402)。在一个示例中，该开口503的宽度约为2.5um。

接着，如图5c中所示，去除被开口503暴露的半导体衬底500的一部分，从而在第一隔离件501’的两侧形成延伸到半导体衬底500内的第一沟槽504，该第一沟槽504与第一隔离件501’邻接并且在半导体衬底500内延伸到比第一隔离件501’更深的位置(图4中的步骤s403)。在一个示例中，第一沟槽504从半导体衬底500的前侧表面起的深度可以约为2.8um，并且第一沟槽504各自的宽度可以约为0.7um。此外，第一沟槽504可以是基本上竖直的，例如第一沟槽504的侧壁可以具有88°-90°的倾斜角。

在一个示例中，可以通过以下方法来形成第一沟槽504。如图5b和图5c中所示，可以通过使用具有开口503的抗蚀剂图案502作为掩模，选用对半导体衬底500的蚀刻速率远大于对第一隔离件501’的蚀刻速率的蚀刻条件，蚀刻被开口503暴露的半导体衬底500的一部分，从而在第一隔离件501’两侧形成延伸到半导体衬底500中的第一沟槽504。该第一沟槽504与第一隔离件501’邻接并且在半导体衬底500内延伸到比第一隔离件501’更深的位置。在一个示例中，以上过程也称为深沟槽隔离(dti)蚀刻，并且由此形成的第一沟槽504也可以称为dti沟槽。随后，可以通过例如灰化等方法去除抗蚀剂图案502。

接下来，如图5d中所示，在半导体衬底500的前侧上形成电介质层505，该电介质层505覆盖在半导体衬底500的前侧和第一隔离件501和501’的表面上并且填充第一沟槽504(图4中的步骤s404)。该步骤也称为高深宽比(harp)填充过程。在一个示例中，可以通过cvd等方法来形成电介质层505。该电介质层505例如由与第一隔离件501和501’相同的材料形成。在一个示例中，电介质层505例如由氧化硅膜形成。

接着，如图5e中所示，去除电介质层505的一部分，并保留填充在第一沟槽504中的电介质层505，以将填充在第一沟槽504中的电介质层505形成为第二隔离件506(图4中的步骤s405)。

在一个实施例中，可以通过以下步骤形成第二隔离件506。例如可以通过回蚀工艺或者cmp工艺，去除覆盖在半导体衬底500的前侧和第一隔离件501和501’的表面上的电介质层505而保留填充在第一沟槽504中的电介质层505，其中保留在第一沟槽504中的电介质层505被称为第二隔离件506。

接下来，如图5f所示，可以形成覆盖第一隔离件501’和第二隔离件506的表面的电连接件507，以及可以在第一隔离件501之间限定的有源区中形成电子元件(图4中的步骤s406)。在一个示例中，电连接件507例如可以由多晶硅形成。在一个示例中，电连接件507的宽度例如可以约为1.84um。

在一个示例中，电子元件508例如可以是场效应mos晶体管。在另一个示例中，电子元件508例如可以是光电二极管。当然，电子元件508的示例不限于此，电子元件508可以是任何合适的元件。在形成电子元件508的过程中，可能需要形成导电膜(例如用于栅极电极的多晶硅膜或金属膜等、用于与源漏区互连的导电插塞等)。在一个实施例中，电连接件507可以是在形成电子元件508(例如mos晶体管)的导电膜的过程中同时形成的。当然，也可以通过另外的步骤来形成电连接件507。

在一个实施例中，在形成电子元件508和电连接件507之后，还可以在半导体衬底500的前侧上形成层间电介质层、布置在层间电介质层之间的布线层以及穿透层间电介质层以将布线层下面的电子元件等电连接的导电插塞等。在此，为了附图的简单起见，并未具体示出这样的步骤。

接下来，如图5g中所示，将半导体衬底500翻转，并将半导体衬底500的前侧接合到载体衬底509上(图4中的步骤s407)。

接下来，如图5h中所示，将半导体衬底500的背侧减薄，以暴露第二隔离件506的一部分(图4中的步骤s408)。半导体衬底500通常通过晶圆研磨方法减薄，诸如，化学机械抛光(“cmp”)、机械晶圆研磨或半导体蚀刻。在一个示例中，对半导体衬底500的背侧减薄从而露出第二隔离件506的表面之后，对半导体衬底500的背侧继续减薄，如此进一步限定后续形成btsv结构的深度。因此，在一个示例中，在如图5h中所示的步骤之后，第二隔离件506在半导体衬底500中延伸的深度小于在图5e中所形成的第二隔离件506的深度。在一个示例中，在图5h中所示的步骤之后，第二隔离件506的从半导体衬底500的前侧表面起的深度约为2.5um。

接下来，如图5i中所示，可以在半导体衬底500的背侧上形成覆盖半导体衬底500的第一保护层510(图4中的步骤s409)。在一个示例中，第一保护层510例如可以是通过ald方法形成的氧化硅薄膜。在一个示例中，第一保护层510的厚度约为50nm。

之后，如图5j中所示，在第一保护层510中形成释放孔511，该释放孔511暴露第二隔离件506和第一隔离件501’围绕的区域中的半导体衬底500的表面的至少一部分(图4中的步骤s410)。在一个示例中，该释放孔的宽度可以约为0.5um。

之后，如图5k中所示，可以通过释放孔511去除第二隔离件506和第一隔离件501’围绕的区域中的半导体衬底500，从而形成第二沟槽512(图4中的步骤s411)。可以通过选择合适的蚀刻条件，去除第二隔离件506和第一隔离件501’围绕的区域中的半导体衬底500而不去第一保护层510、第二隔离件506以及第一隔离件501’。例如在半导体衬底500由硅制成而第一保护层510、第二隔离件506和第一隔离件501’由氧化硅膜制成的情况下，选用xef2气体作为等离子体蚀刻气体，从而使得硅与氧化硅膜的蚀刻速率选择比大于100。

接下来，如图5l中所示，去除第一保护层510(图4中的步骤s412)。在一个示例中，靠近半导体衬底500的背侧的第二沟槽512的顶部处的宽度约为1.18um，并且靠近半导体衬底500的前侧的第二沟槽512的底部处的宽度约为1.1um。

接下来，如图5m中所示，可以形成第二保护层513，该第二保护层513覆盖半导体衬底500的背侧以及第二沟槽512的侧表面和底表面(图4中的步骤s413)。在一个示例中，例如可以通过cvd方法来形成第二保护层513。在一个示例中，第二保护层513例如由氮化硅膜形成。

接下来，如图5n中所示，去除第二沟槽512的底表面处的第二保护层514并去除下面的第一隔离件501’，以暴露出电连接件507的表面，从而形成btsv结构514(图4中的步骤s414)。在一个实施例中，btsv结构514延伸到电连接件507的一部分中。

在一个实施例中，随后在btsv结构514中形成由钨等材料形成的导电插塞，以与电连接件507电接触。由此，形成半导体衬底500前侧中的电子元件与在半导体衬底500的背侧之上形成的结构的电连接。

通过以上过程来形成btsv结构，实现了btsv与有源区的精确对准，并且通过诸如harp的高温过程可以修复dti腐蚀所造成的损伤。此外，还可以减小btsv结构的面积。

(第三实施例)

图6是例示根据一个或多个实施例的半导体装置的制造工艺的示意性工艺流程图。图7a至图7h是例示根据一个或多个实施例的半导体装置的制造工艺的主要工艺步骤的示意性截面图。将根据图6中的步骤并参考图7a至图7h中的示意性截面图来描述根据第三实施例的半导体装置的制造方法的一个示例。

首先，提供第一结构，所述第一结构可以包括：半导体衬底700；第一电介质层701，覆盖在所述半导体衬底700的前侧上；第一开口，穿透所述第一电介质层701并延伸到所述半导体衬底700内；第二电介质层702，覆盖在所述第一电介质层701上并填充所述第一开口，其中填充在所述第一开口中的所述第二电介质层702形成浅沟槽隔离sti部件703(图6中的步骤s601)。

在一个示例中，第一结构可以是常规mos工艺过程中用于形成用于限定有源区的sti部件的中间结构。例如，在常规的mos工艺中可以通过如下步骤来形成sti部件：(1)在提供半导体衬底700后，可以通过热氧化形成衬垫氧化物薄层(未示出)以缓解后续步骤形成的氮化硅层对半导体衬底700造成的应力；(2)接着例如可以通过低压化学气相沉积方法沉积例如由氮化硅膜制成的第一电介质层701作为后续cmp的停止层；(3)接下来，可以通过在第一电介质层701上形成光致抗蚀剂层，限定要形成sti部件的区域；(4)然后，去除被光致抗蚀剂层暴露的第一电介质层701和氧化硅层(未示出)以及下面的半导体衬底700的部分；(5)刻蚀完成后去除光致抗蚀剂层，用例如由氧化硅膜制成的第二电介质层702填充形成的隔离浅沟槽；(6)可以通过cmp工艺将第二电介质层702磨平，到第一电介质层701为止；(7)然后例如用热磷酸腐蚀掉第一电介质层，从而形成sti部件。在一个示例中，本发明中的第一结构例如可以是在常规cmos工艺中步骤(6)之前形成的结构。

在一个示例中，与图5a中所示的结构类似的，半导体衬底700中可以形成多个sti部件703，并且多个sti部件703中具有用于稍后形成btsv结构的sti部件以及不用于形成btsv结构的sti部件，并且用于稍后形成btsv结构的sti部件不限于一个。在图7a中所示的示例，为了图示方便，仅示出了用于后续形成btsv结构的一个sti部件703。在一个示例中，sti部件703的宽度a可以约为1.1um。接下来，在如图7a中所示的第一结构上进行后续步骤。

接下来，如图7b中所示，形成通孔704，该通孔704延伸穿透第一电介质层701和第二电介质层702并暴露sti部件703的表面以及sti部件703两侧与sti部件703邻接的半导体衬底700的一部分的表面(图6中的步骤s602)。

具体而言，在第二电介质层702上可以形成抗蚀剂层(未示出)，然后可以通过光刻工艺对抗蚀剂层进行图案化，以使得图案化的抗蚀剂层暴露出覆盖sti部件703及其两侧的半导体衬底700的一部分的第二电介质层702的表面。然后，可以通过蚀刻技术，采用合适的蚀刻条件，贯穿第二电介质层702和第一电介质层701去除被图案化的抗蚀剂层暴露的第二电介质层702及其下面的第一电介质层701，从而在第一电介质层701和第二电介质层702中的形成通孔704。在一个示例中，该通孔704的宽度b例如可以约为2.5um。

接下来，如图7c中所示，去除被通孔704暴露的半导体衬底700的一部分以形成延伸到半导体衬底700内的第一沟槽705，该第一沟槽705在sti部件703的两侧与sti部件703邻接并且在半导体衬底700内延伸到比sti部件703更深的位置(图6中的步骤s603)。在一个示例中，第一沟槽705从半导体衬底700的前侧起的深度c可以约为2.8um，并且在sti部件703两侧的第一沟槽705各自的宽度d可以约为0.7um。此外，第一沟槽705基本上竖直，例如第一沟槽705的侧壁的倾斜角a可以约为88°-90°。

具体而言，可以使用图案化的第一电介质层701和第二电介质层701以及sti部件703作为蚀刻掩模，采用对半导体衬底700相对于sti部件703具有蚀刻选择性的蚀刻条件(即半导体衬底700的蚀刻速率远大于sti部件703的蚀刻速率)执行蚀刻工艺。可以通过该蚀刻工艺，在sti部件703的两侧形成第一沟槽705，第一沟槽705与sti部件703邻接且在半导体衬底中延伸到比sti部件703更深的位置。在一个示例中，以上过程也称为深沟槽隔离(dti)蚀刻，并且由此形成的第一沟槽705也称为dti沟槽。

接下来，如图7d中所示，形成第三电介质层706，所述第三电介质层706覆盖在所述第二电介质层702和sti部件703的表面上并填充第一沟槽705(图6中的步骤s604)。该步骤也可以称为高深宽比(harp)填充过程。在一个示例中，可以通过例如cvd等方法来形成电介质层706。该电介质层706例如由与sti部件703相同的材料形成。在一个示例中，电介质层706例如由氧化硅膜形成。

接下来，如图7e中所示，去除第二电介质层702和覆盖在第二电介质层702上的第三电介质层703，并保留覆盖在sti部件703的表面上以及填充在第一沟槽705中的第三电介质层703，以形成深沟槽隔离dti部件707(图6中的步骤s605)。

在一个实施例中，可以通过以下步骤形成dti部件707。例如可以通过cmp工艺，以第一电介质层701作为cmp停止层，去除第二电介质层702及其上的第三电介质层703。

在一个实施例中，可以在图7e中所示的步骤之后，去除第一电介质层701，并且可以通过与图4中的步骤s406及图5f中所示的步骤类似的步骤，在半导体衬底700的前侧上形成电连接件和电子元件。

接下来，如图7f中所示，将半导体衬底700的背侧减薄，以从半导体衬底700的背侧暴露dti部件707的一部分(图6中的步骤s606)。例如，可以通过与图4中的步骤s407和s408及图5g和图5h中所示的步骤类似的步骤来将半导体衬底700的背侧减薄。在一个示例中，在将半导体衬底700的背侧减薄后，dti部件707从半导体衬底的前侧表面起的深度e减小到约2.5um。

接下来，如图7g中所示，从半导体衬底700的背侧去除由sti部件703和dti部件707围绕的区域中的半导体衬底700，以形成第二沟槽708(图6中的步骤s607)。

在一个示例中，可以通过与图4中的步骤s409-s412及图5i-图5l所示的步骤类似的步骤来形成第二沟槽708。在一个示例中，靠近半导体衬底700的背侧的第二沟槽708的顶部处的宽度g可以约为1.18um，并且靠近半导体衬底700的前侧的第二沟槽708的底部处的宽度h可以约为1.1um。

在一个示例中，该实施例还可以包括通过与图4中的步骤s413及图5m中所示的步骤类似的步骤来形成第二保护层。

接下来，如图7h中所示，去除第二沟槽708的底部处的sti部件703及其下面的第三电介质层702，由此形成硅通孔tsv结构709(图6中的步骤s608)。在一个实施例中，在半导体衬底700的前侧上形成电连接件的情况下，形成的背侧tsv结构709暴露电连接件的表面。

在一个实施例中，随后在btsv结构709中形成由钨等材料形成的导电插塞，以与半导体衬底700的前侧中形成的电子元件电互连。

以这种方式，制造了根据第一实施例的半导体装置。除了第一实施例和第二实施例中公开的优点之外，在本实施例中，可以更多地使用常规mos工艺中的步骤，从而减少附加步骤，减小工艺复杂性。

在说明书及权利要求中的词语“前”、“后”、“顶”、“底”、“之上”、“之下”等，如果存在的话，用于描述性的目的而并不一定用于描述不变的相对位置。应当理解，这样使用的词语在适当的情况下是可互换的，使得在此所描述的本公开的实施例，例如，能够在与在此所示出的或另外描述的那些取向不同的其他取向上操作。

如在此所使用的，词语“示例性的”意指“用作示例、实例或说明”，而不是作为将被精确复制的“模型”。在此示例性描述的任意实现方式并不一定要被解释为比其它实现方式优选的或有利的。而且，本公开不受在上述技术领域、背景技术、发明内容或具体实施方式中所给出的任何所表述的或所暗示的理论所限定。

如在此所使用的，词语“基本上”意指包含由设计或制造的缺陷、器件或元件的容差、环境影响和/或其它因素所致的任意微小的变化。词语“基本上”还允许由寄生效应、噪声以及可能存在于实际的实现方式中的其它实际考虑因素所致的与完美的或理想的情形之间的差异。

另外，前面的描述可能提及了被“连接”或“耦接”在一起的元件或节点或特征。如在此所使用的，除非另外明确说明，“连接”意指一个元件/节点/特征与另一种元件/节点/特征在电学上、机械上、逻辑上或以其它方式直接地连接(或者直接通信)。类似地，除非另外明确说明，“耦接”意指一个元件/节点/特征可以与另一元件/节点/特征以直接的或间接的方式在机械上、电学上、逻辑上或以其它方式连结以允许相互作用，即使这两个特征可能并没有直接连接也是如此。也就是说，“耦接”意图包含元件或其它特征的直接连结和间接连结，包括利用一个或多个中间元件的连接。

另外，仅仅为了参考的目的，还可以在本文中使用“第一”、“第二”等类似术语，并且因而并非意图限定。例如，除非上下文明确指出，否则涉及结构或元件的词语“第一”、“第二”和其它此类数字词语并没有暗示顺序或次序。

还应理解，“包括/包含”一词在本文中使用时，说明存在所指出的特征、整体、步骤、操作、单元和/或组件，但是并不排除存在或增加一个或多个其它特征、整体、步骤、操作、单元和/或组件以及/或者它们的组合。

在本公开中，术语“提供”从广义上用于涵盖获得对象的所有方式，因此“提供某对象”包括但不限于“购买”、“制备/制造”、“布置/设置”、“安装/装配”、和/或“订购”对象等。

本领域技术人员应当意识到，在上述操作之间的边界仅仅是说明性的。多个操作可以结合成单个操作，单个操作可以分布于附加的操作中，并且操作可以在时间上至少部分重叠地执行。而且，另选的实施例可以包括特定操作的多个实例，并且在其他各种实施例中可以改变操作顺序。但是，其它的修改、变化和替换同样是可能的。因此，本说明书和附图应当被看作是说明性的，而非限制性的。

另外，本公开的实施方式还可以包括以下示例：

项目1.一种制造半导体装置的方法，包括以下步骤：提供半导体衬底，其中在所述半导体衬底的前侧中具有第一开口，并且所述第一开口中填充有第一隔离件；在所述第一隔离件的两侧形成延伸到所述半导体衬底内的第一沟槽，所述第一沟槽与所述第一隔离件邻接并且在所述半导体衬底内延伸到比所述第一隔离件更深的位置；形成填充在所述第一沟槽中的第二隔离件；将所述半导体衬底的背侧减薄，以从所述半导体衬底的背侧暴露所述第二隔离件的一部分；从所述半导体衬底的背侧去除由所述第一隔离件和所述第二隔离件围绕的区域中的所述半导体衬底，以形成第二沟槽；去除所述第二沟槽的底部处的所述第一隔离件，由此形成硅通孔tsv结构。

项目2.根据项目1所述的方法，在形成所述第二隔离件之后且在将所述半导体衬底的背侧减薄之前还包括以下步骤：在所述半导体衬底的前侧上形成第一电连接件，所述第一电连接件覆盖在所述第一隔离件和所述第二隔离件的表面上。

项目3.根据项目2所述的方法，所述tsv结构暴露所述第一电连接件的至少一部分。

项目4.根据项目1所述的方法，在将所述半导体衬底的背侧减薄之后且在形成所述第二沟槽之前还包括以下步骤：在所述半导体衬底的背侧上形成第一保护层；在所述第一保护层中形成第二开口，所述第二开口暴露出所述第一隔离件和所述第二隔离件围绕的区域中的所述半导体衬底的至少一部分的表面。

项目5.根据项目4所述的方法，在形成所述第二沟槽之后且在形成所述tsv结构之前，去除所述第一保护层。

项目6.根据项目1所述的方法，在形成所述第二沟槽之后且在形成所述tsv结构之前还包括以下步骤：形成覆盖所述第二沟槽的侧壁的第二保护层。

项目7.根据项目4所述的方法，所述第一隔离件、所述第二隔离件和所述第一保护层由氧化硅膜形成。

项目8.根据项目2所述的方法，所述第一电连接件由多晶硅膜形成。

项目9.根据项目6所述的方法，所述第二保护层由氮化硅膜形成。

项目10.根据项目1所述的方法，所述半导体衬底中还包括用于限定有源区的隔离件，并且所述方法还包括在有源区中形成电子元件的步骤。

项目11.根据项目1所述的方法，所述第一沟槽基本上竖直。

项目12.根据项目1所述的方法，在形成所述第二沟槽的步骤中，所述半导体衬底与所述第一隔离件和所述第二隔离件的蚀刻速率选择比大于100。

项目13.一种制造半导体装置的方法，包括以下步骤：提供第一结构，所述第一结构包括：半导体衬底；第一电介质层，覆盖在所述半导体衬底的前侧上；第一开口，穿透所述第一电介质层并延伸到所述半导体衬底内；第二电介质层，覆盖在所述第一电介质层上并填充所述第一开口，其中填充在所述第一开口中的所述第二电介质层形成浅沟槽隔离sti部件；形成通孔，所述通孔延伸穿透所述第一电介质层和所述第二电介质层并暴露所述sti部件的表面以及所述sti部件两侧与所述sti部件邻接的半导体衬底的一部分的表面；去除被所述通孔暴露的所述半导体衬底的一部分以形成延伸到所述半导体衬底内的第一沟槽，所述第一沟槽在所述sti部件的两侧与所述sti部件邻接并且在所述半导体衬底内延伸到比所述sti部件更深的位置；形成第三电介质层，所述第三电介质层覆盖在所述第二电介质层和所述sti部件的表面上并填充所述第一沟槽；去除所述第二电介质层和覆盖在所述第二电介质层上的所述第三电介质层，并保留覆盖在所述sti部件的表面上以及填充在所述第一沟槽中的所述第三电介质层以形成深沟槽隔离dti部件；将所述半导体衬底的背侧减薄，以从所述半导体衬底的背侧暴露所述dti部件的一部分；从所述半导体衬底的背侧去除由所述sti部件和所述dti部件围绕的区域中的所述半导体衬底，以形成第二沟槽；去除所述第二沟槽的底部处的所述sti部件及其下面的第三电介质层，由此形成硅通孔tsv结构。

项目14.根据项目13所述的方法，在形成所述dti部件之后且在将所述半导体衬底的背侧减薄之前还包括以下步骤：在所述半导体衬底的前侧上形成第一电连接件，所述第一电连接件覆盖在所述sti部件和所述dti部件的表面上。

项目15.根据项目14所述的方法，所述tsv结构暴露所述第一电连接件的至少一部分。

项目16.根据项目13所述的方法，在将所述半导体衬底的背侧减薄之后且在形成所述第二沟槽之前还包括以下步骤：在所述半导体衬底的背侧上形成第一保护层；在所述第一保护层中形成第二开口，所述第二开口暴露出所述sti部件和所述dti部件围绕的区域中的所述半导体衬底的至少一部分的表面。

项目17.根据项目16所述的方法，在形成所述第二沟槽之后且在形成所述tsv结构之前，去除所述第一保护层。

项目18.根据项目13所述的方法，在形成所述第二沟槽之后且在形成所述tsv结构之前还包括以下步骤：形成覆盖所述第二沟槽的侧壁的第二保护层。

项目19.根据项目16所述的方法，所述sti部件、所述dti部件和所述第一保护层由氧化硅膜形成。

项目20.根据项目14所述的方法，所述第一电连接件由多晶硅膜形成。

项目21.根据项目18所述的方法，所述第二保护层由氮化硅膜形成。

项目22.根据项目13所述的方法，所述半导体衬底中还包括用于限定有源区的sti部件，并且所述方法还包括在有源区中形成电子元件的步骤。

项目23.根据项目13所述的方法，所述第一沟槽基本上竖直。

项目24.根据项目13所述的方法，在形成所述第二沟槽的步骤中，所述半导体衬底与所述sti部件和所述dti部件的蚀刻速率选择比大于100。

虽然已经通过示例对本公开的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本公开的范围。在此公开的各实施例可以任意组合，而不脱离本公开的精神和范围。本领域的技术人员还应理解，可以对实施例进行多种修改而不脱离本公开的范围和精神。本公开的范围由所附权利要求来限定。