一种基于氧化物半导体的高性能静态随机读取存储器及其制备方法与流程

本发明涉及一种静态随机读取存储器(sram)，更具体的说，尤其涉及一种基于氧化物半导体的高性能静态随机读取存储器及其制备方法。

背景技术：

薄膜技术有非常大的潜力，广泛应用于高产量、多功能、低成本和柔性的集成电路中；氧化物半导体由于具有高迁移率、可透明、可大面积成膜且工艺温度低(如可室温)等诸多优点，被认为是可用于柔性/透明电子的理想材料之一。例如，基于铟镓锌氧(igzo)薄膜晶体管(tft)的射频识别标签和近场通信技术有了一定的发展，但是，这些电路在工作的时候只能从只读存储器读取数据(取操作)，而不能进行数据的写入操作(存操作)，严重限制了更进一步的发展。此外，有一些基于柔性半导体的静态随机读取存储器(sram)已经被报道，如基于有机半导体和碳纳米管材料,但是，有机半导体通常为p型材料，缺乏高性能n型有机半导体，且稳定性不太理想，而提纯和大规模生产碳纳米管tft也存在极大的挑战。因此，当前基于柔性半导体的sram性能尚低，不能同时实现小面积、高噪声容限和快读写速度。随着柔性可穿戴设备、物联网等的发展，对可进行写和可读操作的柔性存储器发展提出了要求，因此，大规模可柔性电路的发展急需各项性能指标均优异的基于柔性半导体的sram。

技术实现要素：

针对现有技术的不足，本发明提供了一种基于氧化物半导体的高性能静态随机读取存储器(sram)；

本发明还提供了上述高性能静态随机读取存储器的制备方法。

本发明的技术方案为：

一种基于氧化物半导体的高性能静态随机读取存储器，包括6个薄膜晶体管，6个薄膜晶体管为6个n型薄膜晶体管，或者6个薄膜晶体管包括2个p型薄膜晶体管和4个n型薄膜晶体管，所述n型薄膜晶体管的有源层的材质为n型氧化物半导体，所述p型薄膜晶体管的有源层的材质为p型氧化物半导体。

根据本发明优选的，所述n型氧化物半导体为铟镓锌氧igzo、氧化铟in2o3或氧化锌zno；所述p型氧化物半导体包括氧化亚锡sno或氧化铜cu2o3。

根据本发明优选的，6个薄膜晶体管包括2个p型薄膜晶体管和4个n型薄膜晶体管时，6个薄膜晶体管的电路连接关系为：设定4个n型薄膜晶体管分别为n1、n2、n3、n4，2个p型薄膜晶体管分别为p1、p2，n1的漏极与p1的漏极连接，p1的源极与n1的源极分别连接电源正极和电源负极，n2的漏极与p2的漏极连接，p2的源极与n2的源极分别连接电源正极和电源负极，n1的栅极和p1的栅极均接于n1的漏极与p1的漏极的连接处，并连接n4的源极，n2的栅极和p2的栅极均接于n2的漏极与p2的漏极的连接处，并连接n3的源极。

根据本发明优选的，6个薄膜晶体管为6个n型薄膜晶体管时，6个薄膜晶体管的电路连接关系为：设定6个n型薄膜晶体管分别为n1、n2、n3、n4、n5、n6，n1的漏极与n5的漏极连接，n5的源极与n1的源极分别连接电源正极和电源负极，n2的漏极与n6的漏极连接，n6的源极与n2的源极分别连接电源正极和电源负极，n1的栅极和n5的栅极均接于n1的漏极与n5的漏极的连接处，并连接n4的源极，n2的栅极和n6的栅极均接于n2的漏极与n6的漏极的连接处，并连接n3的源极。将上述的2个p型薄膜晶体管用2个沟道电阻可作为上拉电阻的常开的n型薄膜晶体管代替。

根据本发明优选的，所述薄膜晶体管由下自上依次包括衬底、栅极、栅介质层、半导体层、源极和漏极，源极和漏极生长在所述半导体层上。

根据本发明优选的，所述衬底为诸如聚酰亚胺的柔性衬底或者诸如绝缘硅片、玻璃的刚性绝缘衬底，所述栅极、源极和漏极采用单层或双层诸如ti、au、al的金属层，所述栅介质层为诸如al2o3、sio2、hfo2、ta2o5的绝缘薄膜。

上述基于氧化物半导体的高性能静态随机读取存储器的制作方法，其特征在于，通过以下步骤来实现：

a、制备栅极，使用诸如紫外光刻、激光直写、掩膜版、电子束曝光的图形化工艺方法在衬底上定义栅极的图形，采用诸如电子束蒸发、热蒸发的真空镀膜工艺在衬底表面依次沉积ti金属层和au金属层，进行剥离，形成栅极；

b、制备栅介质层，采用原子层沉积工艺在栅极的表面沉积一层氧化铝al2o3薄膜，形成栅介质层；

c、刻蚀互连线通孔，用图形化工艺方法定义通孔范围，使用干法刻蚀或湿法刻蚀将暴露出来的氧化铝al2o3薄膜刻蚀掉，形成互连线通孔；

d、制备半导体层，使用光刻法定义半导体层的图形，采用反应磁控溅射生长半导体薄膜，进行剥离操作，形成半导体层；

e、退火处理，将器件加热至200—250℃，并保持1—3小时，冷却；

进一步优选的，所述步骤e中，退火处理，将器件加热至225℃，并保持2小时。

f、制备源极、漏极，使用图形化工艺方法定义源极、漏极的图形，采用电子束蒸发沉积金属薄膜；

g、退火处理，将器件加热至80-170℃，并保持0.5-2小时，冷却；即得。

进一步优选的，所述步骤g中，将器件加热至100℃，并保持1小时。

上述随机读取存储器的制作可以实现大规模电路的互连。

根据本发明优选的，所述步骤d，制备半导体层，包括：使用光刻法定义sno半导体层的图形，采用反应磁控溅射生长sno薄膜，进行剥离操作。

根据本发明优选的，所述步骤d，制备半导体层，包括：使用图形化工艺方法定义igzo半导体层的图形，采用反应磁控溅射生长igzo薄膜，进行剥离操作。

根据本发明优选的，所述步骤a中，ti金属层的厚度为3-10nm，au金属层的厚度10—50nm；

所述步骤b中，氧化铝al2o3薄膜的厚度大于5nm；

所述步骤d中，sno薄膜的厚度为10-25nm；igzo薄膜的厚度为10-50nm；

所述步骤f中，源极为厚度大于10nm的ti金属层；漏极为厚度大于10nm的au金属层。

进一步优选的，所述步骤a中，ti金属层的厚度为5nm，au金属层的厚度30nm；

所述步骤b中，氧化铝al2o3薄膜的厚度为30nm；

所述步骤d中，sno薄膜的厚度为20nm；igzo薄膜的厚度为24nm；

所述步骤f中，源极为厚度为50nm的ti金属层；漏极为厚度为30nm的au金属层。

本发明的有益效果是：

本发明的基于氧化物半导体的高性能静态随机读取存储器，通过采用igzo作为有源层形成的n型场效应晶体管，以及sno作为有源层形成的p型场效应晶体管来形成互补的存储器，形成了可进行写入和读取操作的可柔性存储器，其在具有极小面积的同时还实现了很高且均衡的读和写噪声容限和非常快的读写速度，其面积极小，仅为0.0208mm²，读和写噪声容限很高且均衡，为1.43v和1.67v，同时也实现了非常快的写速度，分别为写“1”时的121us和写“0”时的82us，使得这种基于氧化物半导体的高性能sram可被广泛地用于诸如可穿戴设备、物联网等的大规模柔性电路中，来实现数据的读写和处理，突破了现有sram性能低、柔性困难的限制，有益效果显著，适于应用推广。

附图说明

图1为本发明的静态随机读取存储器中n型igzo薄膜晶体管的结构示意图；

图2为本发明的静态随机读取存储器中p型sno薄膜晶体管的结构示意图；

图3为本发明的基于氧化物半导体的高性能静态随机读取存储器的电路图；

图4为本发明的基于氧化物半导体的高性能静态随机读取存储器在光学显微镜下的版图；

图5为本发明中n型igzo薄膜晶体管的特性曲线图；

图6为本发明中p型sno薄膜晶体管的特性曲线图；

图7为本发明的高性能sram在进行读操作时的静态电压传输特性曲线图；

图8为本发明的高性能sram在进行写操作时的静态电压传输特性曲线图；

图9为本发明的高性能sram在是否使能wl时的响应波形图；

图10为本发明的高性能sram在写入“0”状态时vr和vl的波形图；

图11为本发明的高性能sram在写入“1”状态时vr和vl的波形图。

1、衬底，2、栅极，3、栅介质层，4、半导体层，5、源极，6、漏极。

具体实施方式

下面结合说明书附图与实施例对本发明作进一步说明，但不限于此。

实施例1

一种基于氧化物半导体的高性能静态随机读取存储器，包括6个薄膜晶体管，6个薄膜晶体管为6个n型薄膜晶体管，或者6个薄膜晶体管包括2个p型薄膜晶体管和4个n型薄膜晶体管，n型薄膜晶体管的有源层的材质为n型氧化物半导体，p型薄膜晶体管的有源层的材质为p型氧化物半导体。当前已有p型氧化物半导体的性能尚低，主要体现在迁移率、电流开关比和亚阈值摆幅，所以目前并没有基于n型和p型氧化物半导体的互补sram。本专利中的snotft通过特定的实验工艺获得了高性能。

6个薄膜晶体管包括2个p型薄膜晶体管和4个n型薄膜晶体管时，6个薄膜晶体管的电路连接关系为：设定4个n型薄膜晶体管分别为n1、n2、n3、n4，2个p型薄膜晶体管分别为p1、p2，n1的漏极与p1的漏极连接，p1的源极与n1的源极分别连接电源正极和电源负极，n2的漏极与p2的漏极连接，p2的源极与n2的源极分别连接电源正极和电源负极，n1的栅极和p1的栅极均接于n1的漏极与p1的漏极的连接处，并连接n4的源极，n2的栅极和p2的栅极均接于n2的漏极与p2的漏极的连接处，并连接n3的源极。

6个薄膜晶体管为6个n型薄膜晶体管时，6个薄膜晶体管的电路连接关系为：设定6个n型薄膜晶体管分别为n1、n2、n3、n4、n5、n6，n1的漏极与n5的漏极连接，n5的源极与n1的源极分别连接电源正极和电源负极，n2的漏极与n6的漏极连接，n6的源极与n2的源极分别连接电源正极和电源负极，n1的栅极和n5的栅极均接于n1的漏极与n5的漏极的连接处，并连接n4的源极，n2的栅极和n6的栅极均接于n2的漏极与n6的漏极的连接处，并连接n3的源极。将上述的2个p型薄膜晶体管用2个沟道电阻可作为上拉电阻的常开的n型薄膜晶体管代替。

薄膜晶体管由下自上依次包括衬底1、栅极2、栅介质层3、半导体层4、源极5和漏极6，源极5和漏极6生长在半导体层4上。

衬底1为诸如聚酰亚胺的柔性衬底或者诸如绝缘硅片、玻璃的刚性绝缘衬底，栅极2、源极5和漏极6采用单层或双层诸如ti、au、al的金属层，栅介质层3为诸如al2o3、sio2、hfo2、ta2o5的绝缘薄膜。

实施例2

根据实施例1所述的一种基于氧化物半导体的高性能静态随机读取存储器，其区别在于，n型氧化物半导体为铟镓锌氧igzo，形成n型igzo薄膜晶体管，p型氧化物半导体为氧化亚锡sno，形成p型sno薄膜晶体管。n型igzo薄膜晶体管的结构示意图如图1所示，p型sno薄膜晶体管的结构示意图如图2所示。

栅极2由ti金属层和au金属层构成，ti金属层与衬底1接触，au金属层设置于ti金属层上；栅介质层3采用氧化铝al2o3薄膜，源极5和漏极6可单独采用ti金属或者采用ti和au的合金。

如图3和图4所示，分别给出了本实施例基于氧化物半导体的高性能静态随机读取存储器的电路图和在光学显微镜下的版图，所示的静态随机读取存储器由4个n型薄膜晶体管(分别标记为n1、n2、n3和n4)和2个p型薄膜晶体管(分别标记为p1、p2)组成，n1的漏极与p1的漏极相连接，n2的漏极与p2的漏极相连接，且相连接后的两端接于电源正和电源地上，这样就形成了互补结构。2个p型薄膜晶体管p1、p2也可用沟道电阻很大的n型薄膜晶体管来代替。n1和p1的栅极与n2和p2的连接处和n4的源极均相连接，n2和p2的栅极与n1和p1的连接处和n3的源极均相连接，n3和n4的栅极形成读写控制(使能)端wl，n3的漏极形成存储器的右侧读写端br，n4的漏极形成存储器的左侧读写端bl。n1与p1的连接处记为vr，n2与p2的连接处记为vl。

实施例3

实施例1或2所述的基于氧化物半导体的高性能静态随机读取存储器的制作方法，其特征在于，通过以下步骤来实现：

a、制备栅极2，使用诸如紫外光刻、激光直写、掩膜版、电子束曝光的图形化工艺方法在衬底1上定义栅极2的图形，采用诸如电子束蒸发、热蒸发的真空镀膜工艺在衬底1表面依次沉积ti金属层和au金属层，进行剥离，形成栅极2；

b、制备栅介质层3，采用原子层沉积工艺在栅极2的表面沉积一层氧化铝al2o3薄膜，形成栅介质层3；

c、刻蚀互连线通孔，用图形化工艺方法定义通孔范围，使用干法刻蚀或湿法刻蚀将暴露出来的氧化铝al2o3薄膜刻蚀掉，形成互连线通孔；

d、制备半导体层4，使用光刻法定义半导体层4的图形，采用反应磁控溅射生长半导体薄膜，进行剥离操作，形成半导体层4；

e、退火处理，将器件加热至225℃，并保持2小时，冷却；

f、制备源极5、漏极6，使用图形化工艺方法定义源极5、漏极6的图形，采用电子束蒸发沉积金属薄膜；

g、退火处理，将器件加热至100℃，并保持1小时，冷却；即得。

上述随机读取存储器的制作可以实现大规模电路的互连。

步骤d，制备半导体层4，包括：使用光刻法定义sno半导体层的图形，采用反应磁控溅射生长sno薄膜，进行剥离操作。

步骤d，制备半导体层4，包括：使用图形化工艺方法定义igzo半导体层的图形，采用反应磁控溅射生长igzo薄膜，进行剥离操作。

步骤a中，ti金属层的厚度为5nm，au金属层的厚度30nm；步骤b中，氧化铝al2o3薄膜的厚度为30nm；步骤d中，sno薄膜的厚度为20nm；igzo薄膜的厚度为24nm；步骤f中，源极5为厚度为50nm的ti金属层；漏极6为厚度为30nm的au金属层。

如图5和图6所示，分别给出了本发明中n型igzo薄膜晶体管和p型sno薄膜晶体管的特性曲线图，横坐标为栅极2与源极5之间的电压，纵坐标为漏极6与源极5之间的电流，igzo薄膜晶体管的宽度与长度的比值w/l＝2，图中的实线对应左侧的纵坐标，虚线对应右侧的纵坐标。图5中所示的n型igzo薄膜晶体管的迁移率为10.3cm²v^-1s^-1，开关比为6×10⁶，亚阈值摆幅为0.8v/dec，阈值电压为3.1v。图6中所示的p型sno薄膜晶体管的迁移率为1.1cm²v^-1s^-1，开关比为2.6×10⁴，亚阈值摆幅为1.3v/dec，阈值电压为-2.8v。可见，n型igzo薄膜晶体管和p型sno薄膜晶体管的性能良好。

如图7所示，给出了本发明的高性能sram在进行读操作时的静态电压传输特性曲线图，图8给出了本发明的高性能sram在进行写操作时的静态电压传输特性曲线图，横坐标为在图3中vr点的电压，纵坐标为在图3中vl点的电压。图7中正方形的边长为读噪声容限(rsnm)，等于1.43v；图8中正方形的边长为写噪声容限，等于1.67v。在电源电压为8v的情况下，这样的读写噪声容限值是足够高的，而且这两个值相差不大相对平衡。

图9到图11依次给出了本发明的sram在是否使能wl时的响应波形图、写入“0”和“1”状态时vr和vl的波形图，横坐标均为时间，纵坐标均为电压。图9可以看出，当wl＝“1”时，br点施加的波形可以传输到vr点，而wl＝“0”时，br点施加的波形没有传输到vr点。图10和图11展示的是vr点和vl点的电压关系，根据上升沿和下降沿的时间定义，可以得出非常短的写“0”和“1”的时间，分别为82和121μs。