半导体存储器件和制造其的方法与流程

本发明构思涉及半导体存储器件和制造其的方法。

背景技术：

由于其小尺寸、多功能性和/或低制造成本，半导体器件已在电子工业中广泛使用。随着半导体器件随电子工业的发展而日益集成，为了半导体器件的高度集成，半导体器件的图案的线宽正在减小。然而，因为可能需要新的曝光技术和/或昂贵的曝光系统来印刷这些精细图案，所以高度集成半导体器件可能并不容易。因此，近来已经对新的集成技术进行了各种研究。

技术实现要素：

本发明构思的示例性实施方式提供了具有提高的可靠性的半导体存储器件，并且还提供了增加用于着落垫的工艺余量的制造半导体存储器件的方法。

根据本发明构思的一示例性实施方式，一种半导体存储器件可以包括：第一杂质掺杂区和第二杂质掺杂区，在半导体衬底中彼此间隔开；位线，电连接到第一杂质掺杂区并跨越半导体衬底；存储节点接触，电连接到第二杂质掺杂区；第一间隔物和第二间隔物，设置在位线与存储节点接触之间；以及气隙区，设置在第一间隔物与第二间隔物之间。第一间隔物可以覆盖位线的侧壁，第二间隔物可以与存储节点接触相邻。第一间隔物的顶端可以具有比第二间隔物的顶端的高度高的高度。

根据本发明构思的一示例性实施方式，一种半导体存储器件可以包括：位线，跨越半导体衬底；位线盖图案，在位线上；多个存储节点接触，与位线的一侧相邻，并沿位线布置成一排；多个绝缘围栏，与位线的所述一侧相邻，并在所述多个储存节点接触之间；以及气隙区，在位线与所述多个存储节点接触之间以及在位线与所述多个绝缘围栏之间。气隙区的顶端可以高于位线的顶表面。

根据本发明构思的一示例性实施方式，一种制造半导体存储器件的方法可以包括：在半导体衬底上形成位线和在位线上的位线盖图案；形成顺序地覆盖位线盖图案的侧壁和位线的侧壁的第一间隔物、牺牲间隔物和第二间隔物；部分地去除牺牲间隔物和第二间隔物的上部以暴露第一间隔物的侧壁；形成与第二间隔物相邻的存储节点接触；形成覆盖位线盖图案、第一间隔物、牺牲间隔物、第二间隔物和存储节点接触的导电层；蚀刻导电层以形成暴露牺牲间隔物的凹陷区并形成电连接到存储节点接触的着落垫；去除牺牲间隔物以形成气隙区；以及形成填充凹陷区并限定气隙区的顶端的掩埋电介质图案。

附图说明

本发明构思的示例性实施方式将由以下结合附图的详细描述被更清楚地理解，附图中：

图1a是示出根据本发明构思的一示例性实施方式的半导体存储器件的俯视图；

图1b是图1a的局部剖视图；

图1c是示出图1b的区域p1的放大图；

图1d是示出图1b的区域p2的放大图；

图2a至11a是示出根据本发明构思的一示例性实施方式的制造半导体存储器件的方法的俯视图，该半导体存储器件的俯视图在图1a中示出；

图2b至11b分别是图2a至11a的剖视图；

图11c是沿图11a的线d-d'截取的剖视图；

图12是示出根据本发明构思的一示例性实施方式的半导体存储器件的剖视图；以及

图13是示出根据本发明构思的一示例性实施方式的半导体存储器件的剖视图。

因为图1-13中的附图出于说明的目的，所以这些附图中的元件不一定按比例绘制。例如，为了清楚起见，一些元件可能被放大或夸大。

具体实施方式

在下文中，将结合附图详细描述本发明构思的一些示例性实施方式，以帮助清楚地说明本发明构思。

图1a是示出根据本发明构思的一示例性实施方式的半导体存储器件的俯视图。图1b是图1a的局部剖视图。图1c是示出图1b的区域p1的放大图。图1d是示出图1b的区域p2的放大图。图1b示出沿图1a的线a-a'、b-b'和c-c'截取的剖面。

参照图1a至1d，半导体衬底100(下文中被称为衬底)可以在其中提供有限定有源区域act的器件隔离图案102。每个有源区域act可以具有隔离的形状，并且在俯视图中可以具有沿第一方向d1伸长的条形。当俯视观察时，有源区域act可以对应于衬底100的由器件隔离图案102围绕的部分。衬底100可以包括半导体材料，并且可以包括iv族半导体和/或iii-v化合物半导体。例如，衬底100可以是或者可以包括硅(si)衬底、锗(ge)衬底或硅锗(sige)衬底，并且可以包括多层，诸如例如绝缘体上硅(soi)衬底、或绝缘体上锗(goi)衬底。此外，衬底100可以包括一个或更多个半导体层或结构，并且可以包括半导体器件的有源或可操作部分。器件隔离图案102可以包括例如氧化物(例如硅氧化物(sio2))、氮化物(例如硅氮化物(si3n4))或氮氧化物(例如硅氮氧化物(sion))。有源区域act可以彼此平行布置，使得有源区域act中的一个可以具有与有源区域act中的相邻一个的中心部分相邻的端部。

字线wl可以跨越有源区域act，并且可以设置在形成于器件隔离图案102和有源区域act中的凹槽内。字线wl可以与交叉第一方向d1的第二方向d2平行，并且可以由导电材料形成。栅极电介质层107可以设置在每个字线wl与每个凹槽的内表面之间。凹槽可以具有在器件隔离图案102中相对较深并且在有源区域act中相对较浅的底面。栅极电介质层107可以包括例如热氧化物(例如硅氧化物(sio2))、硅氮化物(si3n4)、硅氮氧化物(sion)和高k电介质中的至少一种。高k电介质可以具有比硅氧化物(sio2)的介电常数大的介电常数。每个字线wl可以具有弯曲的底表面。字线wl在器件隔离图案102上的底表面可以低于字线wl在有源区域act上的底表面。字线wl的底表面可以对应于形成在器件隔离图案102和有源区域act中的凹槽的底面。

在本发明构思的一示例性实施方式中，一对字线wl可以跨过一个有源区域act。第一掺杂区112a可以在一对字线wl之间设置于有源区域act中，一对第二掺杂区112b可以设置在有源区域act的相反的边缘部分中。结果，第一掺杂区112a和第二掺杂区112b可以分别设置在字线wl的相反侧上。第一掺杂区112a和第二掺杂区112b可以被掺杂以例如n型杂质。第一掺杂区112a可以对应于公共漏极区，第二掺杂区112b可以对应于源极区。第一掺杂区112a的顶表面可以低于第二掺杂区112b的顶表面。晶体管可以由字线wl之一及其相邻的第一掺杂区112a和第二掺杂区112b构成。由于字线wl设置在凹槽内，每个字线wl可以在其下方提供有长度在有限的平面区域内变大的沟道区。因此，可以最小化短沟道效应等。

字线wl可以具有比有源区域act的顶表面低的顶表面。字线盖图案110可以设置在每个字线wl上。字线盖图案110可以具有沿着字线wl的纵向方向延伸的线形形状，并且可以覆盖字线wl的整个顶表面。凹槽可以具有未被字线wl占据的内部空间，并且字线盖图案110可以填充凹槽的未被占据的内部空间。字线盖图案110可以由例如硅氮化物(si3n4)层形成。

层间电介质图案5可以设置在衬底100上，并且可以形成为单层或多层，所述多层包括例如硅氧化物(sio2)层、硅氮化物(si3n4)层和硅氮氧化物(sion)层中的至少一个。层间电介质图案5可以形成为在俯视图中具有彼此间隔开的岛形状，并且可以形成为同时覆盖两个相邻的有源区域act的端部。

衬底100、器件隔离图案102和字线盖图案110的顶部可以部分地凹入以形成第一凹陷区7。第一凹陷区7当如图1a所示地俯视观察时，可以具有网形状或网格形状，并且可以具有与层间电介质图案5的侧壁对准的侧壁。

位线bl可以设置在层间电介质图案5上，并且可以跨越字线盖图案110和字线wl。如图1a所示，位线bl可以与交叉第一方向d1和第二方向d2的第三方向d3平行。第二方向d2可以基本上垂直于第三方向d3。如图1a所示，第一方向d1可以相对于第二方向d2或第三方向d3倾斜预定角度。所述预定角度可以在一定程度上变化。在本发明构思的一示例性实施方式中，所述预定角度可以范围从约10°到约80°。每个位线bl可以包括顺序堆叠的位线多晶硅图案130、位线欧姆图案131和位线含金属图案132。位线多晶硅图案130可以包括杂质掺杂的多晶硅或未掺杂杂质的多晶硅。位线欧姆图案131可以包括金属硅化物层，诸如例如钴硅化物(cosi2)层。位线含金属图案132可以包括例如金属(例如钨(w)、钛(ti)、钽(ta)等)和导电金属氮化物(例如钛氮化物(tin)、钽氮化物(tan)、钨氮化物(wn)等))中的至少一种。位线盖图案137可以设置在每个位线bl上，并且可以由绝缘材料形成。例如，位线盖图案137可以包括氮化物(例如硅氮化物(si3n4))或氮氧化物(例如硅氮氧化物(sion))。

位线接触dc可以设置在交叉位线bl的第一凹陷区7中，并且可以包括掺杂杂质的多晶硅或未掺杂杂质的多晶硅。当如图1b所示地以沿着线b-b'截取的剖面观察时，位线接触dc可以具有与层间电介质图案5的侧壁接触的侧壁。当如图1a所示地俯视观察时，位线接触dc可以具有与层间电介质图案5接触的凹入的侧表面。位线接触dc可以将第一掺杂区112a和位线bl彼此电连接。

第一凹陷区7可以具有未被位线接触dc占据的空的空间，并且下掩埋电介质图案141可以占据第一凹陷区7的该空的空间。下掩埋电介质图案141可以形成为单层或多层，所述多层包括例如硅氧化物(sio2)层、硅氮化物(si3n4)层和硅氮氧化物(sion)层中的至少一种。

存储节点接触bc在俯视图中可以设置在一对相邻的位线bl之间，并且可以彼此间隔开。存储节点接触bc可以包括掺杂杂质的多晶硅或未掺杂杂质的多晶硅。每个存储节点接触bc可以具有凹入的顶表面。绝缘围栏40可以设置在存储节点接触bc之间以及位线bl之间，并且可以由诸如例如硅氧化物(sio2)层、硅氮化物(si3n4)层或硅氮氧化物(sion)层的绝缘层形成。一个位线bl可以在其一侧上提供有沿着位线bl交替且重复设置的存储节点接触bc和绝缘围栏40。绝缘围栏40可以具有高度(或水平)高于每个存储节点接触bc的顶端的高度(或水平)的顶端。

第一间隔物21和第二间隔物25可以插置在位线bl与存储节点接触bc之间。第一间隔物21可以覆盖位线bl的侧壁和位线盖图案137的侧壁。第二间隔物25可以与存储节点接触bc相邻。第一间隔物21和第二间隔物25可以包括相同的材料。例如，第一间隔物21和第二间隔物25可以包括硅氮化物(si3n4)层。第一间隔物21可以与第二间隔物25间隔开。气隙区ag可以设置在第一间隔物21与第二间隔物25之间。第一间隔物21、气隙区ag和第二间隔物25可以沿着位线bl的侧表面延伸，从而插置在位线bl与绝缘栅栏40之间。气隙区ag可以具有高度(或水平)高于位线bl的顶表面的高度(或水平)的顶端。第二间隔物25可以具有高度(或水平)低于第一间隔物21的顶端的高度(或水平)的顶端。这样的构造可以增加着落垫lp的工艺余量，这将在下面讨论。例如，在形成着落垫lp的蚀刻工艺中，上述构造可以允许控制蚀刻剂供应以抑制着落垫lp的侧壁被蚀刻，从而防止着落垫lp的宽度减小。结果，可以防止着落垫lp与存储节点接触bc之间的断开。第一间隔物21可以延伸以覆盖位线接触dc的侧壁以及第一凹陷区7的侧壁和底面。例如，第一间隔物21可以插置在位线接触dc与下掩埋电介质层141之间、在字线盖图案110与下掩埋电介质图案141之间、在衬底100与下掩埋电介质图案141之间、以及在器件隔离图案102与下掩埋电介质图案141之间。

存储节点欧姆层9可以设置在存储节点接触bc上，并且可以包括诸如例如钴硅化物(cosi2)的金属硅化物。存储节点欧姆层9、第一间隔物21和第二间隔物25以及位线盖图案137可以用扩散停止图案11a共形地覆盖。扩散停止图案11a可以包括金属氮化物层，诸如例如钛氮化物(tin)层或钽氮化物(tan)层。着落垫lp可以设置在扩散停止图案11a上，并且可以由含有诸如例如钨(w)的金属的材料形成。着落垫lp可以具有覆盖位线盖图案137的顶表面并具有比存储节点接触bc的宽度大的宽度的上部。着落垫lp的中心可以在第二方向d2上远离存储节点接触bc的中心偏移。位线bl的一部分可以垂直地重叠着落垫lp。例如，着落垫lp可以垂直地重叠位线bl的侧壁。

第二凹陷区142可以提供在位线盖图案137上，并且可以具有与位线bl间隔开的底面。第二凹陷区142可以具有向上延伸以暴露扩散停止图案11a的侧表面和着落垫lp的侧表面的侧表面。例如，着落垫lp的侧表面和扩散停止图案11a的侧表面可以构成第二凹陷区142的侧表面的一部分。也就是，第二凹陷区142的侧壁的至少一部分可以由着落垫lp共用，并且第二凹陷区142的底面可以与气隙区ag相邻。第二凹陷区142可以在第二方向d2上以及在第三方向d3上将着落垫lp彼此分开。

第二凹陷区142可以在其中提供有上掩埋电介质图案144a、144b、146和148。上掩埋电介质图案144a、144b、146和148可以包括：第一上掩埋电介质图案144a，覆盖着落垫lp的侧壁或第二凹陷区142的上侧壁；第二上掩埋电介质图案144b，覆盖第二凹陷区142的底面并与第一上掩埋电介质图案144a间隔开；第三上掩埋电介质图案146，与第一上掩埋电介质图案144a和第二上掩埋电介质图案144b以及第二凹陷区142的中间侧壁接触；以及第四上掩埋电介质图案148，填充第二凹陷区142。第一上掩埋电介质图案144a和第二上掩埋电介质图案144b可以具有相同的密度。第三上掩埋电介质图案146可以具有比第一上掩埋电介质图案144a和第二上掩埋电介质图案144b的密度大并且比第四上掩埋电介质图案148的密度小的密度。上掩埋电介质图案144a、144b、146和148可以包括例如硅氮化物(si3n4)层和硅碳氮化物(sicn)层中的至少一个。例如，第一上掩埋电介质图案144a、第二上掩埋电介质图案144b和第三上掩埋电介质图案146可以每个由硅碳氮化物(sicn)层形成，并且第四上掩埋电介质图案148可以由硅氮化物(si3n4)层形成。第三上掩埋电介质图案146可以具有比第一上掩埋电介质图案144a和第二上掩埋电介质图案144b的碳含量小的碳含量。第一上掩埋电介质图案144a和第二上掩埋电介质图案144b可以具有相同的碳含量。通常，对硅碳氮化物(sicn)层添加碳含量导致硅碳氮化物(sicn)层的密度降低、以及硬度和透明度降低。

气隙区ag可以包括第一气隙区ag1、第二气隙区ag2和第三气隙区ag3。第二气隙区ag2可以在位线bl与存储节点接触bc之间垂直地重叠着落垫lp，并且可以具有由第三间隔物27限制或限定的顶端。第一气隙区ag1在位线bl与存储节点接触bc之间可以不与着落垫lp垂直地重叠，并且可以具有与第二凹陷区142的底面相邻的顶端。第一气隙区ag1的顶端可以由第三上掩埋电介质图案146限制或限定。第三气隙区ag3可以在位线bl与绝缘围栏40之间垂直地重叠着落垫lp。当如图1b所示地以沿着线c-c'截取的剖面观察时，第三气隙区ag3可以具有由绝缘围栏40限制或限定的顶端。位线bl可以包括垂直地重叠着落垫lp的第一侧壁、以及不与着落垫lp垂直地重叠的第二侧壁，其中，第二气隙区ag2可以与位线bl的第一侧壁相邻，并且第一气隙区ag1可以与位线bl的第二侧壁相邻。

参照图1c和1d，第一气隙区ag1的顶端可以具有第一高度h1。第二气隙区ag2的顶端可以具有第二高度h2。第三气隙区ag3的顶端可以具有第三高度h3。第二高度h2可以高于第一高度h1且低于第三高度h3。

导电图案be可以设置在着落垫lp上。导电图案be可以对应于电容器的底电极或者对应于连接到该底电极的接触插塞。或者，导电图案be可以对应于接触插塞或者对应于电连接到例如相变材料图案、可变电阻材料图案和磁隧道结图案之一的底电极。

根据本发明构思的一示例性实施方式，由于气隙区ag用介电常数小于硅氧化物(sio2)的介电常数的空气填充，所以半导体存储器件可以减小位线bl与存储节点接触bc之间的寄生电容。此外，由于气隙区ag设置在位线bl与绝缘围栏40之间，位线bl的电容分布可以减小。因此，根据本示例性实施方式的半导体存储器件可以具有优异的可靠性。此外，因为寄生电容减小，所以存储节点接触bc可以以减小的间隔与位线bl间隔开，从而可以优化半导体存储器件用于高集成。

图2a至11a是示出制造半导体存储器件的方法的俯视图，该半导体存储器件的俯视图如图1a所示。图2b至11b分别是图2a至11a的剖视图。图11c是沿图11a的线d-d'截取的剖视图。图2b至11b的每个示出沿图2a至11a中的相应一个的线a-a'、b-b'和c-c'截取的剖面。

参照图2a和2b，器件隔离图案102可以在衬底100中形成以限定有源区域act。器件隔离沟槽可以在衬底100中形成，并且器件隔离图案102可以填充器件隔离沟槽。例如，器件隔离图案102和有源区域act可以通过浅沟槽隔离(sti)工艺形成。在本发明构思的一示例性实施方式中，器件隔离沟槽可以通过经由各向异性蚀刻工艺去除衬底100的上部而形成，然后绝缘膜可以被充分地提供以填充器件隔离沟槽。接着，器件隔离图案102可以通过使用化学机械平坦化(cmp)工艺等平坦化绝缘膜的顶表面直到有源区域act的顶表面被暴露而形成。器件隔离图案102可以由例如硅氧化物(sio2)层、硅氮化物(si3n4)层和硅氮氧化物(sion)层中的至少一个形成。当俯视观察时，有源区域act可以在第一方向d1上彼此平行布置，并且可以被布置使得有源区域act中的一个可以具有与有源区域act中的相邻一个的中心部分相邻的端部。有源区域act和器件隔离图案102可以被图案化以形成凹槽。当形成凹槽时，衬底100和器件隔离图案102的蚀刻条件可以被适当地控制，使得器件隔离图案102可以比衬底100更容易被蚀刻。因此，凹槽可以具有不平坦的底面。例如，凹槽的底面可以在器件隔离图案102上较深并且在衬底100上较浅。

字线wl可以分别在对应的凹槽中形成。字线wl的底表面可以对应于形成在器件隔离图案102和有源区域act中的凹槽的底面，因而字线wl在器件隔离图案102上的底表面可以低于字线wl在有源区域act上的底表面。一对字线wl可以跨越每个有源区域act。如图1a所公开地，一对字线wl可以将每个有源区域act分为第一源极/漏极区sdr1和一对第二源极/漏极区sdr2。第一源极/漏极区sdr1可以被限定在一对字线wl之间，并且一对第二源极/漏极区sdr2可以被限定在每个有源区域act的相反的边缘上。

在形成字线wl之前，栅极电介质层107可以在每个凹槽的内表面上形成。栅极电介质层107可以通过例如热氧化工艺、化学气相沉积(cvd)工艺和/或原子层沉积(ald)工艺形成。栅极电介质层107可以由例如硅氧化物(sio2)层、硅氮化物(si3n4)层和/或诸如金属氧化物层的高k电介质层形成。栅极导电层可以被形成以填充凹槽，然后被回蚀刻以形成字线wl。栅极导电层可以由例如掺杂杂质的多晶硅、金属氮化物和/或金属形成。字线wl可以被凹入以具有比有源区域act的顶表面低的顶表面。字线wl可以形成为在交叉第一方向d1的第二方向d2上延伸。诸如例如硅氮化物(si3n4)层的绝缘层可以在衬底100上形成，从而填充凹槽，然后被蚀刻以在每个字线wl上形成字线盖图案110。

参照图3a和3b，字线盖图案110和器件隔离图案102可以用作掩模以将杂质掺杂到有源区域act中，这可以形成第一掺杂区112a和第二掺杂区112b。因此，第一掺杂区112a和第二掺杂区112b是杂质掺杂区。可以执行离子注入工艺以将杂质掺杂到有源区域act中。第一掺杂区112a和第二掺杂区112b可以分别形成在如图2a和2b所示的第一源极/漏极区sdr1和第二源极/漏极区sdr2中。绝缘层和第一多晶硅层可以在衬底100的整个表面上顺序地形成。第一多晶硅层可以被图案化以形成多晶硅掩模图案130a。可以使用光刻工艺和蚀刻工艺来图案化第一多晶硅层以形成多晶硅掩模图案130a。多晶硅掩模图案130a可以用作蚀刻掩模以蚀刻绝缘层、器件隔离图案102、衬底100和字线盖图案110，以同时形成第一凹陷区7和层间电介质图案5。层间电介质图案5可以形成为单层或多层，所述多层包括例如硅氧化物(sio2)层、硅氮化物(si3n4)层和硅氮氧化物(sion)层中的至少一个。层间电介质图案5可以形成为具有彼此间隔开的岛形状，并且可以形成为同时覆盖两个相邻的有源区域act的端部，如图3a所示。第一凹陷区7可以形成为在俯视图中具有网形状或网格形状，并且可以暴露第一掺杂区112a。由于第一凹陷区7的形成，第一掺杂区112a的顶表面可以低于第二掺杂区112b的顶表面。

参照图4a和4b，第二多晶硅层129可以在衬底100的整个表面上形成，使得第一凹陷区7可以用第二多晶硅层129填充。可以执行平坦化蚀刻工艺以去除多晶硅掩模图案130a上的第二多晶硅层129，从而暴露多晶硅掩模图案130a的顶表面。位线欧姆层131a、位线含金属层132a和位线盖层137a可以在多晶硅掩模图案130a和第二多晶硅层129上顺序地形成。位线欧姆层131a可以由诸如例如钴硅化物(cosi2)的金属硅化物形成。位线欧姆层131a可以通过以下形成：在多晶硅掩模图案130a和第二多晶硅层129上沉积金属层，通过使金属层与多晶硅掩模图案130a/第二多晶硅层129的多晶硅反应来执行热处理工艺以形成金属硅化物，然后去除金属层的未反应部分。

第一掩模图案139可以在位线盖层137a上形成，并且可以限定下面将讨论的位线bl的平面形状。第一掩模图案139可以由诸如例如非晶碳层(acl)、硅氧化物(sio2)层或光致抗蚀剂图案的材料层形成，并且可以具有对位线盖层137a的蚀刻选择性。对于光致抗蚀剂图案，可以使用光刻工艺来形成第一掩模图案139。对于非晶碳层(acl)和硅氧化物(sio2)层，可以使用光刻工艺和蚀刻工艺来形成第一掩模图案139。第一掩模图案139可以在交叉第一方向d1和第二方向d2的第三方向d3上延伸。第二方向d2可以基本上垂直于第三方向d3。如图2a-4a所示，第一方向d1可以相对于第二方向d2或第三方向d3倾斜预定角度。所述预定角度可以在一定程度上变化。在本发明构思的一示例性实施方式中，所述预定角度可以范围从约10o到约80o。

参照图5a和5b，第一掩模图案139可以用作蚀刻掩模，以顺序地蚀刻位线盖层137a、位线含金属层132a、位线欧姆层131a、多晶硅掩模图案130a和第二多晶硅层129，从而形成位线盖图案137、位线接触dc、以及包括位线多晶硅图案130、位线欧姆图案131和位线含金属图案132的位线bl。蚀刻工艺可以部分地暴露层间电介质图案5的顶表面，并且还部分地暴露第一凹陷区7的内侧壁和底面。然后第一掩模图案139可以被去除。

参照图6a和6b，第一间隔物层可以在衬底100的整个表面上共形地形成。第一间隔物层可以共形地覆盖第一凹陷区7的底面和内侧壁，并且可以由例如硅氮化物(si3n4)层形成。诸如硅氮化物(si3n4)层的绝缘层可以在衬底100的整个表面上形成从而填充第一凹陷区7，然后被各向异性地蚀刻以在第一凹陷区7中留下下掩埋电介质图案141。当执行各向异性蚀刻工艺时，第一间隔物层也可以被蚀刻以形成第一间隔物21。层间电介质图案5的顶表面也可以被暴露。牺牲间隔物层可以在衬底100的整个表面上共形地形成，然后被各向异性地蚀刻以形成覆盖第一间隔物21的侧壁的牺牲间隔物23。牺牲间隔物23可以由诸如例如硅氧化物(sio2)的材料形成，并且可以具有对第一间隔物21的蚀刻选择性。第二间隔物层可以在衬底100的整个表面上共形地形成，然后被各向异性地蚀刻以形成覆盖牺牲间隔物23的侧壁的第二间隔物25。第二间隔物25可以由例如硅氮化物(si3n4)层形成。因此，第一间隔物21、牺牲间隔物23和第二间隔物25可以形成为顺序地覆盖位线盖图案137的侧壁和位线bl的侧壁。在形成第二间隔物25之后，层间电介质图案5的顶表面可以被暴露。上述第一间隔物层和第二间隔物层、牺牲间隔物层和绝缘层可以每个通过例如化学气相沉积(cvd)工艺和/或原子层沉积(ald)工艺形成。

参照图7a和7b，牺牲层可以在衬底100的整个表面上形成，然后被图案化以形成限定下面将讨论的存储节点接触bc的位置的牺牲图案30。牺牲层可以由例如硅氧化物(sio2)层、多晶硅(si)层或硅锗(sige)层形成。牺牲图案30可以形成为在位线bl之间彼此间隔开，并且可以垂直地重叠第二掺杂区112b。牺牲图案30可以在其间提供有第一开口31，第一开口31限定下面将讨论的绝缘围栏40的位置。第一开口31可以垂直地重叠字线wl，并且可以暴露下掩埋电介质图案141的顶表面和层间电介质图案5的顶表面。当牺牲层被图案化例如蚀刻时，局部蚀刻可以作用在第一间隔物21、牺牲间隔物23和第二间隔物25的暴露于第一开口31的顶表面上。然而，如果蚀刻条件使用加载效应等被适当地控制，则可以避免对第一间隔物21、牺牲间隔物23和第二间隔物25的损坏。在这种情况下，第一间隔物21、牺牲间隔物23和第二间隔物25可以被控制为使其顶端高于位线bl的顶表面。

参照图8a和8b，诸如硅氮化物(si3n4)层的绝缘层可以在衬底100的整个表面上形成，使得第一开口31可以用该绝缘层填充。可以执行平坦化蚀刻工艺，以去除位线盖图案137上的绝缘层，然后在第一开口31中形成绝缘围栏40。绝缘围栏40可以限制或限定存储节点接触bc的位置，并且可以与位线bl和位线盖图案137的侧壁相邻。平坦化蚀刻工艺可以暴露牺牲图案30的顶表面。暴露的牺牲图案30可以被去除以形成暴露层间电介质图案5的第二开口33，并且暴露的层间电介质图案5可以垂直地重叠第二掺杂区112b的至少一部分。

参照图9a和9b，可以对层间电介质图案5及其下面的暴露于第二开口33的器件隔离图案102和衬底100执行局部蚀刻，以暴露第二掺杂区112b。多晶硅层可以在衬底100的整个表面上形成从而填充第二开口33，然后被蚀刻以形成初始存储节点接触50。初始存储节点接触50可以具有比第一间隔物21、牺牲间隔物23和第二间隔物25的顶端低的顶表面，初始存储节点接触50的顶表面如图9b所示地显示在沿线a-a'截取的剖面中，第一间隔物21、牺牲间隔物23和第二间隔物25的顶端如图8b所示地显示在沿线a-a'截取的剖面中。因此，第一间隔物21、牺牲间隔物23和第二间隔物25的顶部可以被暴露。牺牲间隔物23和第二间隔物25的上部可以被去除，以使牺牲间隔物23和第二间隔物25具有高度(或水平)与初始存储节点接触50的顶表面的高度(或水平)相邻的顶端。因此，第一间隔物21的上侧壁可以被暴露。例如，牺牲间隔物23和第二间隔物25的上部可以被部分地去除以暴露第一间隔物21的侧壁。此外，第二间隔物25可以具有高度(或水平)比第一间隔物21的顶端的高度(或水平)低的顶端。此外，牺牲间隔物23和第二间隔物25的设置在绝缘围栏40与位线盖图案137之间的上部可以不被去除。该工艺可以为形成下面将讨论的着落垫lp提供更大的工艺余量。当去除牺牲间隔物23和第二间隔物25的上部时，第一间隔物21的上部也可以被去除，使得第一间隔物21可以具有减小的宽度。

参照图10a和10b，第三间隔物层可以在衬底100的整个表面上共形地形成，然后被各向异性地蚀刻以形成覆盖第一间隔物21的暴露的上侧壁的第三间隔物27。第三间隔物27可以具有覆盖牺牲间隔物23的暴露的顶端的下部。初始存储节点接触50可以被蚀刻，以暴露第二间隔物25的上侧壁，同时形成存储节点接触bc。因此，存储节点接触bc可以形成为与第二间隔物25相邻。第三间隔物27可以补足第一间隔物21的受损上部并覆盖牺牲间隔物23，从而用于防止位线bl被用于蚀刻存储节点接触bc的蚀刻剂和后续清洁工艺中使用的清洁溶液腐蚀。结果，可以保护位线bl免受损坏。

参照图11a至11c，可以执行清洁工艺以清洁存储节点接触bc的顶表面。存储节点接触bc的顶表面可以被金属硅化，以形成存储节点欧姆层9。存储节点欧姆层9可以由例如金属硅化物层形成，诸如钴硅化物(cosi2)层。例如，存储节点欧姆层9可以通过以下形成：在作为多晶硅层的存储节点接触bc上沉积诸如钴(co)层的金属层，执行热处理工艺以通过使金属层与存储节点接触bc的多晶硅反应而形成诸如钴硅化物(cosi2)层的金属硅化物层，然后去除金属层的未反应部分。扩散阻挡层可以在衬底100的整个表面上共形地形成，并且可以由例如钛氮化物(tin)层或钽氮化物(tan)层形成。着落垫层可以在衬底100的整个表面上形成，并且可以填充位线盖图案137之间的空间。着落垫层可以是可包括含金属层的导电层，并且该含金属层可以包括例如钨(w)。第二掩模图案140可以在着落垫层上形成，并且可以由例如非晶碳层(acl)形成。例如，非晶碳层(acl)可以在着落垫层上形成，然后可以使用光刻工艺和蚀刻工艺来图案化非晶碳层(acl)以形成第二掩模图案140。第二掩模图案140可以限制或限定下面将讨论的着落垫lp的位置，并且可以形成为垂直地重叠存储节点接触bc。第二掩模图案140可以形成为具有彼此间隔开的岛形状。

蚀刻工艺可以使用第二掩模图案140作为蚀刻掩模来执行，以部分地去除着落垫层、扩散阻挡层和位线盖图案137，从而形成着落垫lp和扩散停止图案11a并且还同时形成第二凹陷区142。着落垫lp可以电连接到存储节点接触bc。蚀刻工艺还可以去除位线盖图案137的一侧上的第三间隔物27，以暴露牺牲间隔物23的顶端。当执行蚀刻工艺以形成着落垫lp和第二凹陷区142时，蚀刻剂供应可以被控制以抑制着落垫lp的侧壁被蚀刻，结果可以防止着落垫lp的宽度减小。因此，着落垫lp的工艺余量可以增加。

蚀刻剂供应可以如下被控制。在蚀刻着落垫层期间，可以提供蚀刻着落垫层的第一蚀刻剂。当扩散阻挡层在蚀刻工艺期间被暴露时，第一蚀刻剂的供应可以被暂停或减少，然后蚀刻扩散阻挡层的第二蚀刻剂可以被提供。着落垫层可以几乎不被第二蚀刻剂蚀刻，并且在第二蚀刻剂的供应之后，着落垫lp的侧壁部分可以被抑制蚀刻或者以降低的速率被蚀刻。在完全蚀刻扩散阻挡层之前或者在暴露第三间隔物27之前，第二蚀刻剂的供应可以被暂停或减少，然后蚀刻第三间隔物27和位线盖图案137的第三蚀刻剂可以被提供。着落垫层可以几乎不被第三蚀刻剂蚀刻，并且在第三蚀刻剂的供应之后，着落垫lp的侧壁部分可以被抑制蚀刻或者以降低的速率被蚀刻。

上述过程可以形成第二凹陷区142。当在示出在第三方向d3上沿图11a的线d-d'截取的牺牲间隔物23的剖面的图11c中观察时，牺牲间隔物23的上部可以被凹入，以在第二掩模图案140的相反侧上形成第二凹陷区142。

返回参照图1a至1d，当执行各向同性蚀刻工艺以去除牺牲间隔物23时，蚀刻牺牲间隔物23的蚀刻剂可以令人满意地迁移或扩散而不受绝缘栅栏40等的干扰，从而干净地去除牺牲间隔物23。因此，牺牲间隔物23可以不保留，而是可以完全由气隙区ag替代。因此，气隙区ag可以均匀地提供在位线bl的侧壁上，结果，可以减小位线bl的电容分布。

第二掩模图案140可以被去除以暴露着落垫lp的顶表面，并且可以在形成气隙区ag之前被去除。在去除了第二掩模图案140和牺牲间隔物23的状态下，第一上掩埋电介质图案144a可以被形成以覆盖第二凹陷区142的上部侧表面，并且第二上掩埋电介质图案144b可以被形成以覆盖第二凹陷区142的底面。第一上掩埋电介质图案144a和第二上掩埋电介质图案144b可以使用其台阶覆盖性差得多的材料同时形成。第二上掩埋电介质图案144b也可以形成在气隙区ag的入口上，因而可以使入口变窄。例如，第二上掩埋电介质图案144b可以在第二凹陷区142的底面处使气隙区ag的上部宽度变窄。第一上掩埋电介质图案144a和第二上掩埋电介质图案144b可以由例如具有相对高的碳含量的硅碳氮化物(sicn)层形成。

第三上掩埋电介质层可以在衬底100的整个表面上共形地形成，以覆盖第一上掩埋电介质图案144a和第二上掩埋电介质图案144b以及第二凹陷区142的侧壁，并同时关闭气隙区ag的入口。第三上掩埋电介质层可以由例如具有相对低的碳含量的硅碳氮化物(sicn)层形成。

第四上掩埋电介质层可以在衬底100的整个表面上形成，以填充第二凹陷区142。第四上掩埋电介质层可以由例如硅氮化物(si3n4)层形成。可以执行平坦化蚀刻工艺，以去除着落垫lp上的第三上掩埋电介质层和第四上掩埋电介质层，并暴露着落垫lp的顶表面，从而在第二凹陷区142中同时形成第一上电介质图案144a、第二上电介质图案144b、第三上电介质图案146和第四上电介质图案148。导电图案be可以在着落垫lp上形成。通常，对硅碳氮化物(sicn)层添加碳含量导致硅碳氮化物(sicn)层的密度降低、以及硬度和透明度降低。因为第三上掩埋电介质图案146可以具有相对低的碳含量，所以第三上掩埋电介质图案146可以具有比第一上掩埋电介质图案144a和第二上掩埋电介质图案144b的密度大并且比第四上掩埋电介质图案148的密度小的密度。

图12是示出根据本发明构思的一示例性实施方式的半导体存储器件的剖视图。

参照图12，根据本示例性实施方式的半导体存储器件可以不包括图1b中公开的第一上掩埋电介质图案144a和第二上掩埋电介质图案144b。第三上掩埋电介质图案146可以与第二凹陷区142的侧壁和底面接触，并且还可以限制或限定气隙区ag的顶端。第三上掩埋电介质图案146和第四上掩埋电介质图案148的每个可以包括例如硅氮化物(si3n4)层和硅碳氮化物(sicn)层中的至少一个。例如，第三上掩埋电介质图案146可以具有比第四上掩埋电介质图案148的密度小的密度。第三上掩埋电介质图案146可以具有比第四上掩埋电介质图案148的碳含量大的碳含量。其它构造可以与参照图1a至1d讨论的构造相同或相似。因此，根据本示例性实施方式的半导体器件可以被制造为具有提高的可靠性。

图13是示出根据本发明构思的一示例性实施方式的半导体存储器件的剖视图。

参照图13，根据本示例性实施方式的半导体存储器件还可以包括覆盖第三间隔物27的侧壁和第二间隔物25的第四间隔物29。第四间隔物29可以覆盖第二间隔物25的上侧壁。第四间隔物29可以由与第二间隔物25和第三间隔物27的材料相同的材料形成。例如，第四间隔物29可以由例如硅氮化物(si3n4)层形成。第四间隔物29可以在如图10b所示地形成存储节点接触bc之后形成。第四间隔物29可以补足在用于形成存储节点接触bc的蚀刻工艺期间被损坏的第二间隔物25和第三间隔物27，并且可以覆盖牺牲间隔物23的可能暴露的部分，从而用于防止位线bl被用于清洁存储节点接触bc的顶表面的清洁工艺的清洁溶液腐蚀。结果，可以保护位线bl免受损坏。此外，第二间隔物25、第三间隔物27和第四间隔物29可以覆盖牺牲间隔物23，因而可以防止扩散停止图案11a由于用于去除牺牲间隔物23以形成气隙区ag的蚀刻工艺的蚀刻剂而被损坏。半导体器件最终可以被制造为具有提高的可靠性。其它构造可以与参照图1a-1d所讨论的构造相同或相似。

根据本发明构思的一示例性实施方式，半导体存储器件可以被提供为具有提高的可靠性。

在根据本发明构思的一示例性实施方式的制造半导体存储器件的方法中，可以获得用于着落垫的增加的工艺余量。

前述内容是对本发明构思的示例性实施方式的说明，而不应被解释为对其的限制。虽然已经描述了一些具体的示例性实施方式，但是本领域技术人员将容易理解，在示例性实施方式中可以进行许多修改而不实质上背离如由所附权利要求限定的本发明构思的精神和范围。

本申请要求享有2017年11月29日向韩国知识产权局提交的韩国专利申请第10-2017-0161929号的优先权，其公开通过引用全文合并于此。