缓解互连结构应力的半导体结构的制作方法

本实用新型涉及半导体封装技术领域，尤其涉及一种缓解互连结构应力的半导体结构。

背景技术：

在三维IC工艺集成的过程中，硅通孔的制作以及后续的键合、减薄等工艺过程会产生较大的热应力，可能引起界面剥离、衬底碎裂、铜凸出等可靠性问题。热机械可靠性问题通常发生在不同材料之间的交界面处，而介质层(如氧化硅绝缘层)是可靠性最薄弱的区域。

氧化硅绝缘层由于生长温度低、工艺重复性好、淀积薄膜均匀、膜的台阶覆盖性好、缺陷密度较低等优点已广泛用于半导体材料、集成电路和MEMS器件制造工艺中，并常被作为铜材料与硅衬底之间的应力缓冲层。比如，在晶圆级封装(wafer level packaging,WLP)，硅通孔(Through Silicon Via,TSV)，集成无源器件(Integrated Passive Device,IPD)等领域中制作厚铜或厚铝的RDL，氧化硅绝缘层作为介质层位于铜或铝材料与硅衬底之间，由于铜或铝容易发生氧化，在众多的封装工艺中，一般采用铜或铝表面化镀Ni/Au作为保护层，防止氧化。但是，由于铜或铝材料或铜或铝材料及保护层与介质层的热膨胀系数差异巨大，特别是在热循环、冷热冲击载荷或其它更恶劣的工作环境中，金属线路或带有保护层的金属线路与介质层两侧接触的角点处会产生很大的应力集中，特别是金属线路为厚铜或厚铝层时，很容易导致厚铜或厚铝层由于膨胀系数不匹配导致的应力而挤出或界面剥离，从而导致介质层出现细裂纹等缺陷且裂纹扩展，最终造成整个器件或封装结构失效。

技术实现要素：

为了克服以上不足，本实用新型提出一种缓解互连结构应力的半导体结构，降低了金属线路及带有金属包覆层的金属线路与介质层界面之间的应力，解决了金属线路(厚铜或厚铝)及带有金属包覆层的金属线路与介质层之间容易分层的问题，使具有金属线路(厚铜或厚铝)及带有金属包覆层的厚铜或厚铝金属线路的器件或封装结构顺利通过可靠性验证。

本实用新型的技术方案是这样实现的：

一种缓解互连结构应力的半导体结构，包括半导体衬底，所述半导体衬底上具有介质层，所述介质层上形成有厚度大于10um的材质为铜或铝的金属线路，所述金属线路上表面覆盖有金属包覆层,所述金属线路与所述介质层之间设有应力缓解层，所述应力缓解层的边缘超出所述金属线路在其上的正投影0.5μm至6μm。

进一步的，所述金属线路外露的表面上均设有金属包覆层。

进一步的，所述应力缓解层由至少一层钛金属层或钛钨合金层或氮化钛层组成。

进一步的，所述应力缓解层的边缘超出所述金属线路在其上的正投影1μm至2μm。

进一步的，所述的金属包覆层材质为镍金或镍钯金，所述金属包覆层的包覆厚度范围为0.2μm至3μm。

进一步的，所述介质层的材质为氧化硅或氮化硅。

进一步的，所述应力缓解层上还设有种子层,所述种子层材料与所述金属线路相同，所述种子层投影面积与所述应力缓解层或所述金属线路投影面积相同。

本实用新型的有益效果是：本实用新型提出一种缓解互连结构应力的半导体结构，通过在介质层与金属线路之间增设一层应力缓解层，该应力缓解层一方面作为阻挡层，防止金属线路的材料(铜或铝)扩散到介质层中，该应力缓解层另一方面作为延展层，其面积大于金属线路在其上的正投影面积，可避免金属线路及带有保护层的金属线路与介质层直接接触，通过热应力模拟仿真和实际验证，设置应力缓解层后，金属线路与介质层界面的应力得到大幅降低，达到了缓解应力的目的，即降低了金属线路及带有金属包覆层的金属线路与介质层界面之间的应力，解决了金属线路(厚铜或厚铝)及带有保护层的金属线路与介质层之间容易分层的问题，从而提高了半导体结构的封装可靠性和封装良率，使具有金属线路(厚铜或厚铝)及带有金属包覆层的厚铜或厚铝线路的器件或封装结构能够顺利通过可靠性验证。较佳的，应力缓解层的边缘超出金属线路在其上的正投影1μm至2μm，这样可以大大降低金属线路在热胀冷缩过程中与介质层界面的应力，防止界面介质层断裂产生分层。

附图说明

图1为本实用新型缓解互连结构应力的半导体结构的示意图。

具体实施方式

为使本实用新型能够更加明显易懂，下面结合附图对本实用新型的具体实施方式做详细的说明。为方便说明，实施例附图的结构中各组成部分未按正常比例缩放，故不代表实施例中各结构的实际相对大小。

如图1所示，一种缓解互连结构应力的半导体结构，包括半导体衬底100，所述半导体衬底上具有介质层200，所述介质层上形成有作为互连结构的金属线路300，所述金属线路与所述介质层之间设有应力缓解层400，所述应力缓解层的面积大于所述金属线路在其上的正投影面积，超出金属线路边缘0.5～6μm。这样，通过在介质层与金属线路之间增设一层应力缓解层，该应力缓解层一方面作为阻挡层，防止金属线路的材料(铜或铝)扩散到介质层中，该应力缓解层另一方面作为延展层，其面积大于金属线路在其上的正投影面积，可避免金属线路与介质层直接接触，通过热应力模拟仿真和实际验证，设置应力缓解层后，金属线路与介质层界面的应力得到大幅降低，达到了缓解应力的目的，即降低了金属线路与介质层界面之间的应力，解决了金属线路(厚铜或厚铝)与介质层之间容易分层的问题，从而提高了半导体结构的封装可靠性和封装良率，使具有金属线路(厚铜或厚铝)的器件或封装结构能够顺利通过可靠性验证。优选的，应力缓解层的边缘超出金属线路在其上的正投影1μm至2μm，可以大大降低金属线路及金属包覆层在热胀冷缩过程中与介质层界面的应力，防止界面介质层断裂产生分层。

优选的，所述金属线路外露的上表面上包覆有金属层500，在众多的封装工艺中，一般采用在金属线路(铜或铝)表面化镀Ni/Au层，不仅起到防止氧化的保护作用，同时作为焊接层，可焊接到后续封装的基板上。在其他实施例中，金属线路外露面均可覆盖金属包覆层，使金属线路得到更好的保护。由于增设金属包覆层也会增大热胀冷缩过程中与介质层界面的应力，优选的，所述应力缓解层的面积大于所述金属包覆层在其上的正投影面积。更优的，应力缓解层的边缘超出金属线路及金属包覆层在其上的正投影1μm至2μm，以大大降低金属线路及金属包覆层在热胀冷缩过程中与介质层界面的应力，防止界面介质层断裂产生分层。

可选的，金属包覆层的材质为镍金或镍钯金，金属包覆层的包覆厚度范围为0.2μm至3μm。且金属包覆层的应力较大，应力缓解层可避免包覆层与介质层直接接触，缓解应力。

可选的，所述介质层的材质为氧化硅或氮化硅或其他高介电常数的材料，以将半导体衬底与其上金属线路电性隔离。

优选的，所述应力缓解层由至少一层钛金属层或钛钨合金层或氮化钛层组成。更优的，钛金属层边缘超出金属线路在其上的正投影1μm至2μm。钛金属层或钛钨合金层或氮化钛层在制作金属线路的过程中，具有较好的阻挡层效果，能够更好的防止金属线路的材料(铜或铝)扩散到介质层中。

优选的，所述金属线路的材质为铜或铝，所述金属线路在所述介质层上的厚度大于10μm，即金属线路为RDL布线厚铜或厚铝层或其它厚铜或厚铝图形，在晶圆级封装(wafer levelpackaging,WLP)，硅通孔(Through Silicon Via,TSV)，集成无源器件(Integrated Passive Device,IPD)等领域中通常制作厚铜或厚铝的RDL，厚铜或厚铝层与介质层两侧接触的角点处会产生很大的应力集中，通过在厚铜或厚铝层与介质层之间设置应力缓解层，可以解决厚铜或厚铝层与介质层分层，使厚铜或厚铝层(特别是带有金属覆盖层的厚铜或厚铝层)的器件或封装结构通过可靠性验证。

优选的，应力缓解层上还设有种子层,种子层材料与金属线路相同，便于金属线路以电镀方式形成。种子层投影面积可与应力缓解层投影面积相同，也可与或金属线路投影面积相同。

一种缓解互连结构应力的半导体结构的制作方法，其具体步骤如下：

(1)将干净的半导体衬底(比如晶片)使用PECVD(等离子增强化学气相沉积)或CVD沉积一定厚度的氧化硅或氮化硅或其它高介电常数的材料，形成介质层；

(2)利用PVD方法溅射一定厚度的作为阻挡层的钛金属层和一定厚度的铜种子层或厚铝层；

(3)通过涂布、曝光、显影工艺在钛金属层及铜种子层或厚铝层表面形成一定厚度的光刻图形；

(4)光刻后，用Plasma处理表面去除残胶并将表面改成亲水表面，通过电镀工艺在光刻开口处电镀一定厚度的铜层，形成厚铜层；

(5)移除光刻胶后，使用湿法刻蚀机刻蚀厚铜层或厚铝层和钛金属层，并增加刻蚀Cu或Al工艺，使钛金属层伸长出厚铜层或铝层之外；

(6)通过电镀或化镀工艺在厚铜或厚铝表面形成包裹一定厚度的金属包覆层。

优选的，钛金属层的厚度在100nm到500nm。

优选的，厚铜层或厚度铝的厚度范围为大于10μm。

优选的，金属包覆层的厚度范围为0.2μm至3μm。

优选的，根据金属包覆层厚度进行不同次数的加刻铜或铝工艺，保证钛金属层两边各伸出长度为大于等于1μm小于2μm。

以上实施例是参照附图，对本实用新型的优选实施例进行详细说明。本领域的技术人员通过对上述实施例进行各种形式上的修改或变更，但不背离本实用新型的实质的情况下，都落在本实用新型的保护范围之内。