一种用于抑制二次回滞的SCR器件及ESD防护电路的制作方法

本实用新型属于电子电路技术领域，尤其涉及一种用于抑制二次回滞的 SCR器件及ESD防护电路。

背景技术：

随着电子技术的快速发展，芯片逐渐在电路的结构设计中得到越来越普遍的应用；当芯片在使用过程中，需要通过电源来驱动芯片保持正常的工作；然而在电子电路中，芯片由于在工作过程中会存在较多的静电电荷，当静电电荷积累到一定数量时，芯片内部就会存在较高的静电电流，此时芯片就会向外界的电子电路输出电能以释放其内部的静电电流，即芯片的静电放电 (ElectroStatic Discharge,ESD)现象；由于芯片的静电放电现象会产生较大的移动电荷，该移动电荷不但会干扰芯片在集成电路中的正常运行，而且较大的移动电荷也会对芯片的内部电路结构造成极大地破坏，甚至会导致芯片失效；因此芯片的ESD防护能力成为芯片设计过程中需要首要考虑的设计指标。

在传统技术中，技术人员主要采用二极管、功率开关管以及可控硅整流器 (Silicon Controlled Rectifier,SCR)作为ESD防护器件，以SCR为例，传统的 SCR需要较高的触发电压才能导通，通常无法有效防护芯片的内部电路；因此传统技术中通过多个开关管串接来形成SCR辅助路径，以降低SCR的触发电压，从而对芯片进行更加有效的ESD保护；然而，为了实现芯片的静电放电过程，传统技术中往往需要通过多条SCR辅助路径来调节SCR的触发电压，这些SCR辅助路径会先后导通，多条SCR辅助支路均衡地释放静电电流，进而导致SCR器件会出现多次触发效应，SCR器件会出现二次回滞现象，无法对芯片进行全面的静电放电保护。

技术实现要素：

本实用新型提供一种用于抑制二次回滞的SCR器件及ESD防护电路，旨在解决现有的ESD防护电路中SCR器件会由于多次触发而出现二次回滞现象，进而导致SCR器件无法对芯片进行全面的静电放电保护的问题。

本实用新型第一方面提供一种用于抑制二次回滞的SCR器件，包括：

第一可控硅，包括第一双极型晶体管，其中所述第一双极型晶体管的发射极接电学阳极；

主SCR支路，所述主SCR支路包括第二双极型晶体管，所述第二双极型晶体管的集电极接所述第一双极型晶体管的基极，所述第二双极型晶体管的发射极接电学阴极；

寄生SCR支路，所述寄生SCR支路包括P阱电阻和P衬底电阻，其中所述P阱电阻和所述P衬底电阻为第三双极型晶体管的基区电阻，所述第三双极型晶体管的集电极接所述第一双极型晶体管的基极，所述第三双极型晶体管的发射极接所述电学阴极；

其中，所述P衬底电阻的一端和所述P阱电阻的第一端共接于所述电学阴极，所述P阱电阻的第二端和所述第二双极型晶体管的基极共接于所述第一双极型晶体管的集电极。

在其中的一个实施例中，还包括二极管串支路，所述二极管串支路包括N 个依次串联连接的二极管，其中，第一个二极管的阳极接所述第一双极型晶体管的基极，第N个二极管的阴极接所述电学阴极，第i个二极管的阴极接第i+1 个二极管的阳极；

其中，所述N为大于或者等于2的正整数，所述i为1至N-1之间的任意正整数。

在其中的一个实施例中，所述第一双极型晶体管、所述第二双极型晶体管以及所述第三双极型晶体管共用一个P阱。

在其中的一个实施例中，所述第一双极型晶体管、所述第二双极型晶体管以及所述第三双极型晶体管的版图结构如下：

P型衬底上依次相邻的布置有：第一沟槽、第一N阱、第二沟槽、第二N 阱、第三沟槽、P阱、第三N阱以及第四沟槽；

所述第一N阱上依次相邻设有：第一N+注入区、第五沟槽以及第一P+ 注入区，其中所述第一p+注入区与所述第二沟槽相邻；

所述第二N阱上依次相邻设有：第二N+注入区、第六沟槽以及第二P+ 注入区，其中所述第二P+注入区与所述第三沟槽相邻；

所述P阱上依次相邻设有：第三P+注入区、第七沟槽以及第三N+注入区，其中所述第三N+注入区临近所述P阱和所述第三N阱的交界处，所述P阱和所述第三N阱的交界处设有第八沟槽；

所述第三N阱上依次相邻设有：第四P+注入区、第九沟槽以及第四N+ 注入区，其中所述第四P+注入区临近所述P阱和所述第三N阱的交界处；

其中所述第一N+注入区、所述第三P+注入区以及所述第三N+注入区均接所述电学阴极，所述第四P+注入区接所述电学阳极。

本实用新型第二方面提供一种ESD防护电路，包括如上所述的用于抑制二次回滞的SCR器件。

本实用新型相对于传统技术所取得的有益技术效果为：由于本实用新型中的SCR器件包括主SCR支路和寄生SCR支路，主SCR支路包括第二双极型晶体管，寄生SCR支路包括P阱电阻和P衬底电阻，其中P阱电阻和P衬底电阻为第三双极型晶体管的基区电阻，那么相当于第二双极型晶体管的基极和第三双极型晶体管的基极共接于第一双极型晶体管的集电极，因此当SCR器件导通时，寄生SCR支路的基区电阻为P阱电阻和P衬底电阻之和，并且由于P阱电阻的一端与第二双极型晶体管的基极连接，那么P阱电阻的一端电位与第二双极型晶体管的基极电位相等；若寄生SCR支路导通时，由于P阱电阻和P衬底电阻这两者的升压作用，将会导致第二双极型晶体管的基极电压升高，第二双极型晶体管的基极-发射极电压更容易到达电压导通阀值；因此本实用新型中通过寄生SCR支路来辅助主SCR支路开启，使主SCR支路更容易导通，降低SCR器件的触发电流，以抑制寄生SCR支路中的放电电流，从而防止：主SCR支路和寄生SCR支路先后导通并均衡释放芯片中的静电电荷，所引起的多次触发效应，极大地抑制SCR器件的二次回滞现象，实现对于芯片更加安全的ESD保护；有效地解决了传统技术中SCR器件由于多次触发而出现二次回滞现象，进而导致SCR器件的触发电流增大，难以对芯片的内部电路进行ESD保护的问题。

附图说明

为了更清楚地说明本实用新型实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本实用新型实施例提供的一种用于抑制二次回滞的SCR器件的电路结构图；

图2是本实用新型实施例提供的另一种用于抑制二次回滞的SCR器件的电路结构图；

图3是本实用新型实施例提供的一种用于抑制二次回滞的SCR器件的纵向剖面图；

图4是本实用新型实施例提供的一种图3的俯视图；

图5是本实用新型实施例提供的一种传统SCR器件的纵向剖面图；

图6是本实用新型实施例提供的一种图5的俯视图；

图7是本实用新型实施例提供的一种传统SCR器件和优化SCR器件的仿真结果图；

图8是本实用新型实施例提供的一种ESD防护电路的模块结构图。

具体实施方式

为了使本实用新型的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本实用新型，并不用于限定本实用新型。

图1示出了本实用新型实施例提供的用于抑制二次回滞的SCR器件的电路结构，为了便于说明，仅示出了与本实用新型实施例相关的部分，详述如下：

如图1所示，SCR器件包括：第一可控硅、主SCR支路101、寄生SCR 支路102；其中，第一可控硅包括第一双极型晶体管P1，第一双极型晶体管 P1的发射极接电学阳极VDD，通过电学阳极VDD可接入芯片的放电电流；主SCR支路101连接在第一双极型晶体管P1的集电极和电学阴极VSS之间，主SCR支路101包括第二双极型晶体管P2，第二双极型晶体管P2的集电极接第一双极型晶体管P1的基极，第二双极型晶体管P2的发射极接电学阴极VSS；寄生SCR支路102连接在第一双极型晶体管P1的集电极和电学阴极VSS之间，寄生SCR支路102包括P阱电阻R1和P衬底电阻R2，其中P阱电阻R1 和P衬底电阻R2为第三双极型晶体管P3的基区电阻：第三双极型晶体管P3 的集电极接第一双极型晶体管P1的基极，第三双极型晶体管P3的发射极接电学阴极VSS。

其中，P衬底电阻R2的一端和P阱电阻R1的第一端共接于电学阴极 VSS，P阱电阻R2的第二端和第二双极型晶体管P2的基极共接于第一双极型晶体管P1的集电极；可选的，所述电学阳极VDD接芯片的电源管脚，所述电学阴极VSS接地，电学阳极VDD接入芯片的ESD电流，进而通过该SCR器件释放芯片内部的ESD电流。

作为一种可选的实施方式，上述第一双极型晶体管P1为PNP型三极管，第二双极型晶体管P2为NPN型三极管，第三双极型晶体管P3为NPN型三极管。

根据上述SCR器件的电路结构，该SCR器件包括两条电流支路(主SCR 支路101和寄生SCR支路102)，并且这两条电流支路共接于第一双极型晶体管P1的集电极，当SCR器件在工作过程中，由于第三双极型晶体管P3的发射极比第二双极型晶体管P2的发射极面积更大，因此，当SCR器件的电学阳极VDD接入ESD电流时，第三双极型晶体管P3比第二双极型晶体管P2更容易导通，那么寄生SCR支路102先导通，然后主SCR支路101后导通；但是根据图1中所示出的SCR器件的电路结构，寄生SCR支路102包括P阱电阻 R1和P衬底电阻R2，并且P阱电阻R1和P衬底电阻R2为第三双极型晶体管P3的基区电阻，那么相当于第二双极型晶体管P2的基极和第三双极性晶体管P3的基极共接于第一双极型晶体管的集电极，由于P阱电阻R1的一端与第二双极型晶体管P2的基极连接，那么寄生SCR支路102的基区电阻等于P 阱电阻R1和P衬底电阻R2之和，而第二双极型晶体管P2的基极电位等于P 阱电阻R1的一端的电位，因此在寄生SCR支路102存在运行电流时，由于P 阱电阻R1和P衬底电阻R2的升压作用，那么第二双极型晶体管P2的基极- 发射极之间的电压必然高于第三双极型晶体管P3的基极-发射极之间的电压，则第二双极型晶体管P2更容易达到电压导通阀值，进而促使第二双极型晶体管P2导通；因此在芯片通过SCR器件释放ESD电流过程中，寄生SCR支路 102能够极大地辅助主SCR支路101导通，降低了主SCR支路101的触发电流，并且寄生SCR支路102自身的运行电流也受到抑制，此时芯片主要通过主SCR支路101释放ESD电流，以对芯片形成ESD保护；在本实用新型实施例中，SCR器件主要通过主SCR支路101来释放芯片中的静电电荷，而并非是同时通过两条电流支路(主SCR支路101和寄生SCR支路102)来均衡地释放ESD电流，抑制了SCR器件释放ESD电流过程中的二次回滞现象，从而实现了对于芯片内部电路的有效保护；解决了传统技术需要通过多条SCR辅助路径来均衡释放ESD电流，导致SCR器件由于多次触发而出现二次回滞现象的问题。

作为一种优选的实施方式，图2示出了本实用新型实施例提供的用于抑制二次回滞的SCR器件的另一种电路结构，相比于图1所示出的SCR器件的电路结构，图2中的SCR器件还包括二极管串支路201，如图2所示，二极管串支路201连接在第一双极型晶体管P1的基极和电学阴极VSS之间，二极管串支路201包括N个依次串联连接的二极管，其中，第一个二极管D1的阳极接第一双极型晶体管P1的基极，第N个二极管DN的阴极接电学阴极VSS，第 i个二极管的阴极接第i+1个二极管的阳极；所述N为大于或者等于2的正整数，所述i为1至N-1之间的任意正整数。

具体的，该SCR器件通过二极管串支路201可辅助第一双极型晶体管P1 导通，其中，二极管串支路201的导通电压等于N个二极管的导通电压之和；比如，N＝2，二极管串支路201包括依次串接的第一二极管D1和第二二极管 D2，第一二极管D1的导通电压为0.7V，第二二极管D2的导通电压为0.7V，因此在本实用新型实施例中的二极管串支路201的导通电压为1.4V，当二极管串支路201两端的实际电压超过二极管串支路201的导通电压时，二极管串支路201就会导通；由于二极管串支路201的一端接第一双极型晶体管P1的基极，因此当二极管串支路201导通时，第一双极型晶体管P1的发射极-基极电压达到第一双极型晶体管P1的导通阀值电压，第一双极型晶体管P1导通；因此在SCR器件中，通过二极管串支路201可辅助第一双极型晶体管P1导通，促使所述SCR器件在低电压状态下开启，以实现对于芯片的静电放电保护。

在本实用新型实施例中，由于SCR器件同时包括了三条电流支路(主SCR 支路101、寄生SCR支路102以及二极管串支路201)，SCR器件依据三条电流支路的阈值电压大小先后导通；例如在初始阶段，二极管串支路201先导通，使第一双极型晶体管P1的发射极-基极电压更容易达到电压导通阀值，第一双极型晶体管P1先导通，芯片的ESD电流通过第一双极型晶体管P1的发射极和集电极，通过主SCR支路101或者寄生SCR支路102来释放静电电荷；并且二极管串支路201中二极管的个数可根据芯片ESD防护类型和ESD防护级别随时进行调整，兼容性极强，安全性极高，当N的数值改变时，二极管串支路201的导通电压就会发生改变，因此可通过改变二极管串支路201中二极管的个数来调节SCR器件的触发电压，以实现对于芯片的最佳ESD保护；当第一双极型晶体管P1导通时，此时寄生SCR支路102先导通，当通过寄生SCR 支路102传输ESD电流时，第二双极型晶体管P2的基极电位上升，第二双极型晶体管P2的基极-发射极电压迅速到达第二双极型晶体管P2的电压导通阀值，并且考虑到主SCR支路101的触发电流更小，因此通过寄生SCR支路102 可促使主SCR支路101导通；进一步地，当主SCR支路101完全导通后，主 SCR支路101的导通路径电阻远远小于寄生SCR支路102的导通路径电阻，此时主SCR支路101中的导通电流远远大于寄生SCR支路102的导通电流，则SCR器件主要通过主SCR支路101释放ESD电流；因此本实用新型实施例中的SCR器件通过二极管串支路201辅助第一双极型三极管P1导通，降低SCR 器件的触发电压，使芯片能够通过SCR器件更容易释放ESD电流；同时在SCR 器件释放芯片的静电电荷过程中，芯片主要通过主SCR支路101释放ESD电流，以向芯片提供更加有效的ESD保护；而且所述SCR器件能够在工作过程中减缓电流支路出现多次触发效应，进而极大地抑制SCR器件的二次回滞现象，全面地维护芯片内部电路的安全。

作为一种具体的实施方式，第一双极型晶体管P1、第二双极型晶体管P2 以及第三双极型晶体管P3共用一个P阱。

图3是本实用新型实施例提供的用于抑制二次回滞的SCR器件的纵向剖面，如图3所示，在SCR器件中，第一双极型晶体管P1、第二双极型晶体管 P2以及第三双极型晶体管P3的版图结构如下：

P型衬底30上依次相邻的布置有：第一沟槽301、第一N阱302、第二沟槽303、第二N阱304、第三沟槽305、P阱306、第三N阱307以及第四沟槽 308；第一N阱302上依次相邻设有：第一N+注入区309、第五沟槽310以及第一P+注入区311，其中第一p+注入区311与第二沟槽303相邻；第二N阱 304上依次相邻设有：第二N+注入区312、第六沟槽313以及第二P+注入区 314，其中第二P+注入区314与第三沟槽305相邻。

需要说明的是，所述沟槽(包括第一沟槽301和第二沟槽303等)为设于 P型衬底30表面的浅形凹槽，通过该沟槽可实现不同导体之间的隔离，比如，通过第二沟槽303即可实现第一N阱302和第二N阱304之间的隔离，因此在图3所示出的SCR器件的版图结构中，沟槽占有的较小的空间实现了不同导体之间隔离，有利于优化SCR器件的版图布局。

P阱306上依次相邻设有：第三P+注入区315、第七沟槽316以及第三 N+注入区317，其中第三N+注入区317临近P阱306和第三N阱307的交界处，P阱306和第三N阱307的交界处设有第八沟槽318；第三N阱307上依次相邻设有：第四P+注入区319、第九沟槽320以及第四N+注入区321，其中第四P+注入区319临近P阱306和第三N阱307的交界处；其中第一N+ 注入区309、第三P+注入区315以及第三N+注入区317均接电学阴极VSS，第四P+注入区319接电学阳极VDD。

根据上述SCR器件中各个双极型晶体管(第一双极型晶体管P1、第二双极型晶体管P2以及第三双极型晶体管P3)的版图横向布局，如图3所示，SCR 器件的寄生SCR支路102的路径依次为：第四P+注入区319、第三N阱307、 P阱306、P型衬底30、第一N阱302以及第一N+注入区309，而主SCR支路101的路径依次为：第四P+注入区319、第三N阱307、P阱306以及第三 N+注入区317；当SCR器件中寄生SCR支路102导通时，根据图3中所示出的版图布局，寄生SCR支路102和主SCR支路101在第三N阱307和P阱 306处路径重合，那么寄生SCR支路102的电流路径在第三N阱307和P阱306处与主SCR支路101的电流路径重合；当寄生SCR支路102导通时，寄生SCR支路102上的电路将会在P阱306上产生一定的压降，该压降将会促使主SCR支路101导通；因此，在本实用新型实施例中，根据图3所示出的各个双极型晶体管的版图布局，由于寄生SCR支路102和主SCR支路101在部分电流路径是部分重合的，当寄生SCR支路102导通时，寄生SCR支路102 的电流将会促进主SCR支路101的导通，降低主SCR支路101的触发电流，此时主SCR更容易导通，从而本实用新型实施例通过寄生SCR支路102的电流可辅助主SCR支路101的导通，降低主SCR支路101的触发电流，抑制了 SCR器件中各条电流支路(主SCR支路101和寄生SCR支路102)的二次回滞现象，SCR器件主要通过主SCR支路101释放ESD电流，向芯片提供更加全面的ESD保护。

为了更好地说明本实用新型实施例中SCR器件的工作原理，及SCR器件采用不同的版图布局对主SCR支路101和寄生SCR支路102导通与关断的影响，下面将通过一个具体的实例来说明本实用新型实施例中SCR器件抑制二次回滞现象的原理，该实例主要通过对比实验来说明SCR器件的工作原理，具体如下：

为了便于说明，将本实用新型实施例中SCR器件记作：优化SCR器件，其中该优化型SCR器件的剖面图如图3所示，同时图4中示出了图3中SCR 器件的俯视图，结合图3和图4即可得知本实用新型实施例中SCR器件的版图结构；同时在本实例中，将用于对比实验的SCR器件记作：传统SCR器件，其中图5示出了传统SCR器件的剖面结构，图6示出了图5中SCR器件的俯视图；需要说明的是，图5和图6中所示出的传统SCR器件仅仅是发明人用于作为对比实验的样本示例而已，并不意味着该传统SCR器件构成本申请的现有技术，因此，结合图3-图6，传统SCR器件与优化SCR器件的区别之处主要在于版图布局。

如图5所示出的传统SCR器件的剖面结构，传统SCR器件包括P型衬底 50，P型衬底50上依次相邻布置有：沟槽501、P阱502、N阱503、沟槽504、 N阱505、沟槽506、N阱507以及沟槽508；P阱502上依次相邻设有：P+ 注入区509、沟槽510以及N+注入区511，其中N+注入区511临近P阱502 和N阱503交界处，P阱502和N阱503交界处设有沟槽512；N阱503上依次相邻设有：P+注入区513、沟槽514以及N+注入区515，P+注入区513临近P阱502和N阱503交界处；N阱505上依次相邻设有：P+注入区516、沟槽517以及N+注入区518，其中N+注入区518与沟槽506相邻；N阱507上依次相邻设有：P+注入区519、沟槽520以及N+注入区521，其中P+注入区 519与沟槽506相邻。

在图5中，P+注入区509、N+注入区511以及N+注入区521均接电学阴极VSS，P+注入区513接电学阳极VDD；通过该电学阳极VDD可接入芯片的ESD电流，并最终通过电学阴极VSS输出ESD电流，以实现ESD保护；传统SCR器件的电流支路包括：主SCR支路501和寄生SCR支路502，其中主SCR支路501的电流路径为：P+注入区513、N阱503、P阱502以及N+ 注入区511；寄生SCR支路502的电流路径为：P+注入区513、N阱503、P 型衬底50、N阱507以及N+注入区521，因此传统SCR器件可同时通过主SCR 支路501和寄生SCR支路502来释放ESD电流，以及时输出芯片的静电电荷。

而对于本实用新型实施例中优化SCR器件中的版图结构及其主SCR支路 101和寄生SCR支路102的电流路径，本领域技术人员可参照上述图3中用于抑制二次回滞的SCR器件的实施例，此处将不再赘述。

结合图3-图6，传统SCR器件和优化SCR器件在版图布局上存在较大的差异，在传统SCR器件的版图设计中，电学阳极VDD(P+注入区513)处于两个电学阴极VSS(N+注入区511和N+注入区521)之间，根据电流流向是从电学阳极VDD至电学阴极VSS，因此传统SCR器件中的主SCR支路501 的电流路径和寄生SCR支路502的电流路径并没有任何重合之处，即主SCR 支路501与寄生SCR支路502是独立工作的、互不影响；并且由于电学阳极 VDD处于两个电学阴极VSS之间，寄生SCR支路502的电流导通路径被缩减，则寄生SCR支路502在电流导通状态下的电阻也极大地降低；但是在传统SCR 器件的版图结构中，由于主SCR支路501的电流路径和寄生SCR支路502的电流路径是独立工作的，则主SCR支路501的导通状态并不会影响到寄生SCR 支路502的导通状态，当传统SCR器件向芯片提供ESD保护时，SCR器件通过主SCR支路501和寄生SCR支路502均衡地释放ESD电流，若主SCR支路501和寄生SCR支路502同时均衡导通，在释放ESD电流的过程中会出现多次触发效应；因此传统SCR器件会出现较为严重的二次回滞现象。

根据本实用新型实施例中优化SCR器件的版图结构，电学阳极VDD(第四P+注入区319)位于两个电学阴极VSS(第一N+注入区309和第三N+注入区317)的右侧，并且主SCR支路101的电学阴极VSS(第三N+注入区317) 比寄生SCR支路102的电学阴极VSS(第一N+注入区309)更加靠近电学阳极VDD(第四P+注入区319)，主SCR支路101的路径比寄生SCR支路102 的路径更短；因此在图3所示出优化SCR器件的版图布局中，寄生SCR支路 102的路径与主SCR支路101的路径是部分重合的，其重合的区域为：第三N 阱307和P阱306，当寄生SCR支路102导通时，寄生SCR支路102中的电流将会在第三N阱307和P阱306产生一定的压降，该压降将会促使主SCR 支路101的导通，即主SCR支路101的触发电流将会大大地降低，主SCR支路101更容易导通；从而在优化SCR器件的版图结构中，寄生SCR支路102 中的电流将会辅助主SCR支路101导通，此时芯片主要通过主SCR支路101 释放ESD电流，相比于图5和图6中所示出的传统SCR器件，优化SCR器件中的主SCR支路101需要更低的触发电流，当芯片通过SCR器件释放ESD电流过程中，寄生SCR支路102有效辅助主SCR支路101的开启，降低了主SCR 支路101的阈值电流，限制了寄生SCR支路102回滞对主SCR支路101开启造成的影响。因此通过优化SCR器件可极大地抑制了二次回滞现象，对芯片提供更加有效的ESD保护。

结合以上传统SCR器件的版图结构和优化SCR器件的版图结构，在本实例中，相比于传统SCR器件的版图结构，优化SCR器件在版图布局上进行了较大的调整，传统SCR器件中的两条电流支路(主SCR支路501和寄生SCR 支路502)相互独立工作；而优化SCR器件中两条电流支路(主SCR支路101 和寄生SCR支路102)存在部分路径重合之处，寄生SCR支路102中的电流将会对主SCR支路101的导通起到积极促进作用，极大地降低了主SCR支路 101的触发电流，主SCR支路101更容易导通；因此优化SCR器件主要通过主SCR支路101来释放ESD电流，抑制了由于多条电流支路均衡导通放电而出现多次触发效应，有效地抑制了二次回滞现象。

为了更好地说明本实例中传统SCR器件和优化SCR器件对芯片的ESD防护能力，通过工艺和器件仿真软件对传统SCR器件和优化SCR器件进行仿真对比实验，图7示出了本实例中传统SCR器件和优化SCR器件的仿真结果图；如图7所示，传统SCR器件和优化SCR器件在放电过程中电压-电流的仿真曲线；当这两种SCR器件(传统SCR器件和优化SCR器件)分别释放ESD电流时，根据图7所示出的仿真曲线，优化SCR器件的触发电流比传统SCR器件的触发电流降低了40毫安，结合以上分析过程，在优化SCR器件的版图结构中，由于寄生SCR支路102的电流能够辅助主SCR支路101导通，因此优化SCR器件中主SCR支路101的触发电流更低，主SCR支路101更容易导通，此时优化SCR器件只需要更小的触发电流来导通主SCR支路101，优化SCR 器件通过主SCR支路101能够更快地释放ESD电流；根据以上仿真结果，相比于传统SCR器件，优化SCR器件具有更佳的版图布局，进而优化SCR器件主要通过主SCR支路101来释放ESD电流，避免了由于多次触发效应而导致严重的二次回滞现象，提高了对于芯片的ESD防护能力。

从本实例中对比实验可知，本实用新型实施例中的优化SCR器件比传统 SCR器件具有更佳的版图布局；在优化SCR器件的版图结构中，通过寄生SCR 支路102的电流可降低主SCR支路101的触发电流，使主SCR支路101更容易导通；通过寄生SCR支路102的电流可辅助主SCR支路101导通，进而抑制由于多次触发效应而产生的二次回滞现象，对芯片的内部电路提供了更全面的ESD防护；有效地解决了传统技术中SCR器件由于存在多条电流支路先后开启产生二次回滞效应，无法对芯片进行全面地ESD保护的问题。

图8是本实用新型实施例提供的ESD防护电路80的模块结构，如图8所示，ESD防护电路80包括如上所述的用于抑制二次回滞的SCR器件801；根据图1-图4的实施例，由于SCR器件801在放电过程中能够有效地抑制二次回滞现象，因此本实用新型实施例中的ESD防护电路80能够快速地释放ESD 电流，防止静电电荷对芯片内部电路造成损坏，极大地提高了芯片的ESD防护能力，保护了芯片内部电路的安全；从而解决了传统技术中防护电路由于存在严重的二次回滞现象无法对芯片进行有效的ESD防护，芯片内部电路存在较大的静电电荷而容易导致芯片失效的问题。

需要说明的是,在本文中，诸如多次和多条之类的词语是指大于1的数量，诸如第一和第二之类的关系术语仅仅用来将一个实体与另一个实体区分开来，而不一定要求或者暗示这些实体之间存在任何这种实际的关系或者顺序。而且术语“包括”、“包含”或者任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的产品或者结构所固有的要素。在没有更多限制的情况下，由语句“包括……”或者“包含……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者终端设备中还存在另外的要素。此外，在本文中，“大于”、“小于”、“超过”等理解为不包括本数；“以上”、“以下”、“以内”等理解为包括本数。

以上所述仅为本实用新型的较佳实施例而已，并不用以限制本实用新型，凡在本实用新型的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本实用新型的保护范围之内。