半导体装置的制作方法

本申请享有以日本专利申请2018-51475号(申请日：2018年3月19日)作为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

技术领域

本实用新型的实施方式涉及一种半导体装置。

背景技术：

在半导体装置的配线上形成插塞的情况下，为了将插塞容易地形成在准确的位置，通常在构成该配线的垫上形成插塞。然而，此种垫会妨碍半导体装置的小型化，所以理想的是不使用垫便可恰当且容易地形成插塞。

技术实现要素：

本实施方式提供一种能够在配线上恰当且容易地形成插塞的半导体装置。

根据一实施方式，半导体装置具备第1配线，该第1配线包含沿着第1方向延伸的第1直线部、及相对于所述第1直线部弯曲的第1弯曲部。所述装置还具备第2配线，该第2配线包含：第2直线部，沿着所述第1方向延伸，且在与所述第1方向垂直的第2方向上与所述第1直线部邻接；及第2弯曲部，相对于所述第2直线部弯曲。所述装置还具备第1插塞，该第1插塞设置在所述第1弯曲部上，或设置在所述第1直线部中的不与所述第2直线部在所述第2方向对向的第1非对向部分上。所述装置还具备第2插塞，该第2插塞设置在所述第2弯曲部上，或设置在所述第2直线部中的不与所述第1直线部在所述第2方向对向的第2非对向部分上。

另外，理想的是，所述第1弯曲部相对于所述第1直线部朝所述第2直线部侧弯曲，所述第2弯曲部相对于所述第2直线部朝所述第1直线部侧弯曲。

此外，理想的是，还具备：第1下部插塞，设置在所述第1直线部下；及第2下部插塞，设置在所述第2直线部下；且所述第1插塞的上表面的面积及下表面的面积分别大于所述第1下部插塞的上表面的面积及下表面的面积，所述第2插塞的上表面的面积及下表面的面积分别大于所述第2下部插塞的上表面的面积及下表面的面积。

此外，理想的是，还具备：第3配线，包含沿着所述第1方向延伸且在所述第2方向与所述第2直线部邻接的第3直线部、及相对于所述第3直线部弯曲的第3弯曲部；第4配线，包含沿着所述第1方向延伸且在所述第2方向上与所述第3直线部邻接的第4直线部、及相对于所述第4直线部弯曲的第4弯曲部；第3插塞，设置在所述第3弯曲部上，或设置在所述第3直线部中的不与所述第4直线部在所述第2方向对向的第3非对向部分上；以及第4插塞，设置在所述第4弯曲部上，或设置在所述第4直线部中的不与所述第3直线部在所述第2方向对向的第4非对向部分上；且所述第4非对向部分位于所述第1非对向部分的所述第2方向。

此外，理想的是，还具备：第3配线，包含沿着所述第1方向延伸且在所述第2方向上与所述第1直线部邻接的第3直线部、及相对于所述第3直线部弯曲的第3弯曲部；第4配线，包含沿着所述第1方向延伸且在所述第2方向上与所述第2直线部邻接的第4直线部；及相对于所述第4直线部弯曲的第4弯曲部；第3插塞，设置在所述第3弯曲部上；以及第4插塞，设置在所述第4弯曲部上。

此外，理想的是，所述第3弯曲部相对于所述第3直线部朝所述第4直线部侧弯曲，所述第4弯曲部相对于所述第4直线部朝所述第3直线部侧弯曲。

此外，理想的是，所述第3弯曲部的曲率半径大于所述第1弯曲部的曲率半径，所述第4弯曲部的曲率半径大于所述第2弯曲部的曲率半径。

此外，理想的是，所述第1插塞设置在所述第1非对向部分、且设置在所述第3非对向部分，所述第2插塞设置在所述第2非对向部分、且设置在所述第4非对向部分。

此外，根据一实施方式，半导体装置具备：第1芯片，具有第1垫；及第2芯片，具有设置在所述第1垫上的第2垫；且所述第1芯片具有：柱状部，至少包含构成存储单元阵列的通道半导体层；配线，设置在所述第1垫与所述柱状部之间，且与所述柱状部电连接；及插塞，设置在所述配线与所述第1垫之间，且将所述配线与所述第1垫电连接。

另外，理想的是，所述配线至少包含以直线状延伸的直线部、及相对于所述直线部弯曲的弯曲部，所述插塞是设置在所述直线部或所述弯曲部上。

附图说明

图1是表示第1实施方式的半导体装置的构造的剖视图。

图2是表示第1实施方式的柱状部的构造的剖视图。

图3是表示第1实施方式的半导体装置的制造方法的剖视图。

图4是用以说明第1实施方式的位线附近的构造的剖视图。

图5是用以说明第1实施方式的半导体装置的构造及制造方法的俯视图。

图6是用以说明第2实施方式的半导体装置的构造胶制造方法的俯视图。

图7是用以说明第3实施方式的半导体装置的构造及制造方法的俯视图。

具体实施方式

以下，参照附图对本实用新型的实施方式进行说明。

(第1实施方式)

图1是表示第1实施方式的半导体装置的构造的剖视图。图1的半导体装置是将阵列芯片1与电路芯片2贴合而成的三维存储器。阵列芯片1是第1芯片的例子，电路芯片2是第2芯片的例子。

阵列芯片1具备：包含多个存储单元的存储单元阵列11、存储单元阵列11上的绝缘层12(例如氮化硅膜)、绝缘层12上的绝缘层13(例如氧化硅膜)、及存储单元阵列11下的层间绝缘膜14。

电路芯片2介隔绝缘层15而设置在阵列芯片1下。电路芯片2具备层间绝缘膜16、及层间绝缘膜16下的基板17。基板17例如是硅基板等半导体基板。图1表示与基板17的表面平行且相互垂直的X方向及Y方向、以及与基板17的表面垂直的Z方向。在本说明书中，将+Z方向设为上方向而处理，且将-Z方向设为下方向而处理，但-Z方向可与重力方向一致，也可与重力方向不一致。另外，±Y方向是第1方向的例子，±X方向是第2方向的例子。

阵列芯片1作为存储单元阵列11内的电极层，具备多个字线WL、背栅极BG、及选择栅极SG。图1表示存储单元阵列11的阶梯构造部21。如图1所示，各字线WL经由接触插塞22与字元配线层23电连接，背栅极BG经由接触插塞24与背栅极配线层25电连接，选择栅极SG经由接触插塞26与选择栅极配线层27电连接。贯通字线WL、背栅极BG、及选择栅极SG的柱状部CL经由插塞28与位线BL电连接。

电路芯片2具备多个电晶体31。各电晶体31具备介隔栅极绝缘膜设置在基板17上的栅极电极32、以及设置在基板17内的未图示的源极扩散层及漏极扩散层。电路芯片2还具备：多个插塞33，设置在所述电晶体31的源极扩散层或漏极扩散层上；配线层34，设置在所述插塞33上，且包含多个配线；及配线层35，设置在配线层34上，且包含多个配线。设置在绝缘层15内的多个金属垫36设置在配线层35上。阵列芯片1具备配线层37，设置在所述金属垫36上，且包含多个配线。本实施方式的各字线WL与配线层37电连接。

阵列芯片1还具备经由未图示的通孔插塞与配线层37电连接的垫38、设置在垫38上的外部连接电极39、及设置在外部连接电极39上的外部连接垫40。外部连接垫40能够经由焊锡球、金属凸块、接合线等而连接于安装基板或其他装置。

图2是表示第1实施方式的柱状部CL的构造的剖视图。

如图2所示，存储单元阵列11具备交替积层在层间绝缘膜14上的多个字线WL与多个绝缘层41。各字线WL例如是W(钨)层。各绝缘层41例如是氧化硅膜。

柱状部CL具备阻挡绝缘膜42、电荷储存层43、隧道绝缘膜44、通道半导体层45、及核心绝缘膜46。电荷储存层43例如是氮化硅膜，且介隔阻挡绝缘膜42而形成在字线WL及绝缘层41的侧面。通道半导体层45例如是硅层，且介隔隧道绝缘膜44而形成在电荷储存层43的侧面。阻挡绝缘膜42、隧道绝缘膜44、及核心绝缘膜46的例子是氧化硅膜或金属绝缘膜。

图3是表示第1实施方式的半导体装置的制造方法的剖视图。

图3表示包含多个阵列芯片1的阵列晶片W1、及包含多个电路芯片2的电路晶片W2。图3还表示设置在阵列晶片W1的下表面的第1绝缘层47及多个第1金属垫49、与设置在电路晶片W2的上表面的第2绝缘层48及多个第2金属垫50。各第1金属垫49设置在配线层37的下表面，各第2金属垫50设置在配线层35的上表面。第1及第2金属垫49、50分别是第1及第2垫的例子。此外，阵列晶片W1在绝缘层13上具备基板18。

另外，图3中，在层间绝缘膜14的下表面形成有第1绝缘层47，但第1绝缘层47也可包含于层间绝缘膜14且一体化。同样地，图3中，在层间绝缘膜16的上表面形成有第2绝缘层48，但第2绝缘层48也可包含于层间绝缘膜16且一体化。在此情况下，层间绝缘膜14及16的表面通过等离子等而改质。

首先，将阵列晶片W1与电路晶片W2通过机械压力而贴合。由此将第1绝缘层47与第2绝缘层48接着，形成绝缘层15。其次，以400℃对阵列晶片W1及电路晶片W2进行退火。由此，将第1金属垫49与第2金属垫50接合，形成多个金属垫36。

之后，通过CMP(Chemical Mechanical Polishing，化学机械抛光)或湿式蚀刻去除基板18，将阵列晶片W1及电路晶片W2切断成多个芯片。以此方式制造图1的半导体装置。另外，外部连接电极39与外部连接垫40是在基板18去除后形成在垫38上。

另外，关于金属垫36或配线层37附近的构造的详情，将在以下参照图4等进行叙述。

图4是用以说明第1实施方式的位线BL的附近构造的剖视图。

与图1同样地，图4表示柱状部CL、插塞28、位线BL、配线层37、及金属垫36。但需注意的是，图4的上方向及下方向变为与图1的上方向及下方向相反。图4表示使图1的半导体装置进行上下反转后的状态。此情况对于下述的图5～图7也相同。

插塞28包含设置在柱状部CL上的接触插塞52、及设置在接触插塞52上的下部通孔插塞51，位线BL设置在下部通孔插塞51上。本实施方式的半导体装置还具备设置在位线BL上的上部通孔插塞61，配线层37内的某配线设置在上部通孔插塞61上。本实施方式的半导体装置还具备设置在该配线上的通孔插塞62，金属垫36设置在通孔插塞62上。金属垫36包含设置在通孔插塞62上的第1金属垫49、及设置在第1金属垫49上的第2金属垫50。

本实施方式的半导体装置具备多组图4所示的构造物，各构造物具备柱状部CL、接触插塞52、下部通孔插塞51、位线BL、上部通孔插塞61、配线层37内的配线、通孔插塞62、及金属垫36。此种下部通孔插塞51、位线BL、及上部通孔插塞61的例子将在以下参照图5～图7进行叙述。

图5是用以说明第1实施方式的半导体装置的构造及制造方法的俯视图。

图5表示12根位线BL、设置在位线BL下的12个下部通孔插塞51、及设置在位线BL上的12个上部通孔插塞61。例如，位线BLa～BLd分别电连接在下部通孔插塞51a～51d、及上部通孔插塞61a～61d。

所述位线BL例如能够通过将6根环状配线(回路配线)71在切断位置72切断而形成。此外，所述环状配线71例如能够通过在沿着Y方向延伸的多个芯材的侧面形成环状配线71、且在之后去除芯材而形成。图5中，将环状配线71a在切断位置71a及切断位置71b切断，且将环状配线71b在切断位置71b及切断位置71c切断。

结果为，各环状配线71被分割成包含沿着Y方向以直线状延伸的直线部73、及相对于直线部73弯曲的弯曲部74的2根位线BL。本实施方式的弯曲部74从直线部73以曲线状(例如U字形或J字形)延伸，但只要相对于直线部73弯曲则也可从直线部73以直线状延伸。例如，弯曲部74也可从直线部73沿着X方向以直线状延伸。直线部73及弯曲部74是线状部的例子，各位线BL是包含线状部的配线的例子。

例如，位线BLa包含：直线部73a，沿着Y方向延伸；及弯曲部74a，相对于直线部73a弯曲。位线BLb包含：直线部73b，沿着Y方向延伸，且在X方向上与直线部73a邻接；及弯曲部74b，相对于直线部73b弯曲。位线BLc包含：直线部73c，沿着Y方向延伸，且在X方向上与直线部73b邻接；及弯曲部74c，相对于直线部73c弯曲。位线BLd包含：直线部73d，沿着Y方向延伸，且在X方向上与直线部73c邻接；及弯曲部74d，相对于直线部73d弯曲。此情况对于其他位线BL也相同。位线BLa～BLd分别是第1～第4配线的例子。此外，±Y方向是第1方向的例子，±X方向是第2方向的例子。

位线BLa与位线BLb利用相同的环状配线71a形成，因此弯曲部74a相对于直线部73a朝直线部73b侧弯曲，弯曲部74b相对于直线部73b朝直线部73a侧弯曲。同样地，位线BLc与位线BLd是利用相同的环状配线71b形成，因此弯曲部74c相对于直线部73c朝直线部73d侧弯曲，弯曲部74d相对于直线部73d朝直线部73c侧弯曲。

图5表示各直线部73的宽度W1、直线部73间的宽度W2、及各切断位置72的宽度W3。例如，宽度W2具有与宽度W1相同程度的长度，宽度W3具有宽度W1或宽度W2的4倍左右的长度。

在本实施方式中，在环状配线71上形成有蚀刻用膜(未图示)，在该膜上形成有多个开口部，通过使用有所述开口部的蚀刻而将各环状配线71切断成2根位线BL。所述膜的例子是抗蚀剂膜或硬质遮罩膜。图5的切断位置72相当于所述开口部。由此，各开口部如图5所示形成在2根环状配线71上(更详细而言，2根直线部73上)。

若假设将各开口部形成在1根直线部73上，则各开口部的宽度W3成为1/2倍，但此种较窄的开口部难以进行开口部的加工或位置对准。然而，本实施方式的各开口部形成在2根直线部73上，因此能够使该问题得以缓和。在本实施方式中，切断位置(开口部)71a设置在直线部72a上及与其邻接的直线部上，切断位置71b设置在直线部72b上及直线部72c上，切断位置71c设置在直线部72d上及与其邻接的直线部上。

上部通孔插塞61a～61d分别设置在弯曲部74a～74d上而并非直线部73a～73d上。弯曲部74的宽度是直线部73的宽度W1的约3倍。由此，根据本实施方式，与将上部通孔插塞61形成在直线部73上的情况相比，通过将上部通孔插塞61形成在弯曲部74上而能够将上部通孔插塞61容易地形成在准确的位置。另一方面，下部通孔插塞51a～51d分别设置在直线部73a～73d下。此情况对于其他位线BL也相同。

图5表示位线BLa的一端部与位线的BLb的一端部之间的间隙Ga、及位线BLa的另一端部与位线的BLb的另一端部之间的间隙Gb。而且，图5表示位线BLc的一端部与位线的BLd的一端部之间的间隙Gc、及位线BLc的另一端部与位线的BLd的另一端部之间的间隙Gd。

所述间隙Ga～Gb是通过将各环状配线71在2个切断位置72切断而产生。由此，间隙Gb位于切断位置72a内，间隙Ga、Gd位于切断位置72b内，且间隙Gc位于切断位置72c内。由于间隙Ga、Gd均位于切断位置72b内，因此间隙Gd位于间隙Ga的X方向。切断位置72a是第1开口部的例子，间隙Gb是切断的第1部位的例子，与间隙Gb邻接的间隙是切断的第3部位的例子。此外，切断位置72b是第2开口部的例子，间隙Ga是切断的第2部位的例子，间隙Gd是切断的第4部位的例子。

以上的构造对于其他位线BL也相同。本实施方式的位线BL的构造的构成为，使与位线BLa～BLd相同的构造在X方向上周期性地反复。

另外，上部通孔插塞61a～61d也可分别在直线部73a～73d上，设置在间隙Ga～Gd的+X方向或-X方向(即，在直线部73a～73d上，不与邻接的一个配线的直线部对向的非对向部分)。在此情况下，也能够将上部通孔插塞61容易地形成在准确的位置。此种上部通孔插塞61的详情将在以下参照图6进行叙述。

如以上，本实施方式的上部通孔插塞61形成在位线BL的弯曲部74上。由此，根据本实施方式，能够将上部通孔插塞61恰当且容易地形成在位线BL上。

此外，在本实施方式中，尽管将上部通孔插塞61形成在位线BL上，但容易使上部通孔插塞61与位线BL以较大的面积接触。由此，根据本实施方式，能够降低上部通孔插塞61与位线BL的接触电阻。

此外，在本实施方式中，无需在包含位线BL的配线层内形成垫，将上部通孔插塞61直接形成在位线BL上而并非垫上。由此，根据本实施方式，通过省略此种垫能够使半导体装置小型化。

另外，本实施方式的上部通孔插塞61可设置在直线部73上，也可设置在弯曲部74上。由此，可无需在包含位线BL的配线层内形成垫。然而，在位线BL较细的情况下，难以在直线部73上的准确的位置形成上部通孔插塞61。例如，若产生直线部73的位置与上部通孔插塞61的位置的对准的偏移，则有产生直线部73彼此的短路、或直线部73与上部通孔插塞61的连接不良的担忧。存储器由二维构造变为三维构造、或通过贴合制程形成，因此位线BL有变得更细的倾向，更易产生短路或连接不良。由此，相比在将本实施方式的上部通孔插塞61设置在直线部73上，更理想为设置在弯曲部74上。另一方面，在能够抑制短路或连接不良的情况等时，考虑将本实施方式的上部通孔插塞61设置在直线部73上。

(第2实施方式)

图6是用以说明第2实施方式的半导体装置的构造及制造方法的俯视图。

本实施方式的半导体装置具有与第1实施方式的半导体装置相同的构造。但是，本实施方式的各上部通孔插塞61的上表面的面积及下表面的面积设定为分别大于各下部通孔插塞51的上表面的面积及下表面的面积。在图6中，各上部通孔插塞61的上表面及下表面分别是各上部通孔插塞61的+Z方向及-Z方向的面。同样地，各下部通孔插塞51的上表面及下表面分别是各下部通孔插塞51的+Z方向及-Z方向的面。

而且，本实施方式的上部通孔插塞61a在直线部73a上，设置在间隙Ga的+X方向，本实施方式的上部通孔插塞61b在直线部73b上，设置在间隙Gb的-X方向。关于间隙Ga、Gb的位置的详情，需参照图5。另一方面，与第1实施方式同样地，本实施方式的上部通孔插塞61c、61d分别设置在弯曲部74c、74d上。在本实施方式中，此种构造在X方向周期性地反复。

本实施方式的上部通孔插塞61的下表面的面积较大，因此具有在位线BL上容易形成上部通孔插塞61的优点。另一方面，本实施方式的上部通孔插塞61的下表面或上表面的面积较大，因此若对本实施方式的上部通孔插塞61采用与第1实施方式的上部通孔插塞61相同的配置，则有可能使上部通孔插塞61a与上部通孔插塞61d接触，或有可能使上部通孔插塞61b与上部通孔插塞61c接触。

因此，本实施方式的上部通孔插塞61a、61b分别在直线部73a、73b上，设置在间隙Ga、Gb的+X方向或-方向。由此，根据本实施方式，能够避免上部通孔插塞61彼此的接触，并且能够将上部通孔插塞61恰当且容易地形成在位线BL上。

(第3实施方式)

图7是用以说明第3实施方式的半导体装置的构造及制造方法的俯视图。关于本实施方式，以与第1及第2实施方式的不同点为中心进行说明，省略与第1及第2实施方式的共通点的说明。

本实施方式的位线BL能够通过将6根环状配线(回路配线)81在切断位置82切断而形成。此外，所述环状配线81能够由以下方法形成，即，在沿着Y方向延伸的多个第1芯材的侧面形成多个第2芯材，之后将第1芯材去除，在第2芯材的侧面形成环状配线81，然后将第2芯材去除。图7中，将环状配线81a在切断位置82a与切断位置82b切断，且将环状配线81b也在切断位置82a与切断位置82b切断。环状配线81b包围环状配线81a，此情况对于其他环状配线81也相同。

结果为，各环状配线81被分割成包含沿着Y方向以直线状延伸的直线部83、及相对于直线部83弯曲的弯曲部84的2根位线BL。本实施方式的弯曲部84从直线部83以曲线状(例如U字形或J字形)延伸，但只要相对于直线部83弯曲则也可从直线部83以直线状延伸。例如，弯曲部84也可从直线部83沿着X方向以直线状延伸。直线部83及弯曲部84是线状部的例子，各位线BL是包含线状部的配线的例子。

例如，位线BLb包含沿着Y方向延伸的直线部83b、及相对于直线部83b弯曲的弯曲部84b。位线BLc包含沿着Y方向延伸且在X方向上与直线部83b邻接的直线部83c、及相对于直线部83c弯曲的弯曲部84c。位线BLb、BLc是利用环状配线81a形成的。此外，位线BLa包含沿着Y方向延伸且在-X方向上与直线部83b邻接的直线部83a、及相对于直线部83a弯曲的弯曲部84a。位线BLd包含沿着Y方向延伸且在X方向上与直线部83c邻接的直线部83d、及相对于直线部83d弯曲的弯曲部84d。位线BLa、BLd是利用环状配线81b形成的。此情况对于其他位线BL也相同。本实施方式的位线BLb、BLc，BLa、BLd分别是第1～第4配线的例子。

由于位线BLb与位线BLc利用相同的环状配线81a形成，因此弯曲部84b相对于直线部83b朝直线部83c侧弯曲，且弯曲部84c相对于直线部83c朝直线部83b侧弯曲。同样地，由于位线BLa与位线BLd是利用相同的环状配线81b形成的，因此弯曲部84a相对于直线部83a朝直线部83d侧弯曲，且弯曲部84d相对于直线部83d朝直线部83a侧弯曲。此外，由于环状配线81b包围环状配线81a，因此弯曲部84a、84d的曲率半径大于弯曲部84b、84c的曲率半径。

在本实施方式中，在环状配线81上形成蚀刻用膜(未图示)，且在该膜上形成多个开口部，通过使用有所述开口部的蚀刻将各环状配线81切断成2根位线BL。所述膜的例子是抗蚀剂膜或硬质遮罩膜。图7的切断位置82相当于所述开口部。由此，各开口部如图7所示形成在2根环状配线81上(更详细而言，2根直线部83上)。

本实施方式的半导体装置中，在切断位置82b内具备位线BLb的一端部与位线的BLc的一端部之间的间隙Gb，且在切断位置82a内具备位线BLb的另一端部与位线的BLc的另一端部之间的间隙Gc。本实施方式的半导体装置中，还在切断位置82b内具备位线BLa的一端部与位线的BLd的一端部之间的间隙Ga，且在切断位置82a内具备位线BLa的另一端部与位线的BLd的另一端部之间的间隙Gd。

所述间隙Ga～Gb是通过将各环状配线81在2个切断位置82切断而产生的。由此，间隙Ga、Gb位于切断位置82b内，间隙Gc、Gd位于切断位置82a内。由于间隙Ga、Gb均位于切断位置82b内，因此间隙Ga位于间隙Gb的X方向。由于间隙Gc、Gd均位于切断位置82a内，因此间隙Gc位于间隙Gd的X方向。本实施方式的切断位置82b是第1开口部的例子，间隙Gb是切断的第1部位的例子，间隙Ga是切断的第3部位的例子。而且，本实施方式的切断位置82a是第2开口部的例子，间隙Gc是切断的第2部位的例子，间隙Gd是切断的第4部位的例子。

在本实施方式中，上部通孔插塞61b在直线部83b上，设置在间隙Ga、Gb的-X方向，上部通孔插塞61c在直线部83c上，设置在间隙Gc、Gd的+X方向。此外，上部通孔插塞61a设置在弯曲部84a上，上部通孔插塞61d设置在弯曲部84d上。由此，根据本实施方式，与第1及第2实施方式同样地，能够将所述上部通孔插塞61容易地形成在准确的位置。此情况对于其他位线BL也相同。

上部通孔插塞61a上的朝右的箭头表示上部通孔插塞61a的形成位置朝箭头的方向(+X方向)偏移的情况。本实施方式的上部通孔插塞61a位于比弯曲部84a的顶部更靠右侧，因此即便产生此种偏移也不易引起短路。同样地，本实施方式的上部通孔插塞61d位于比弯曲部84d的顶部更靠右侧，因此即使产生此种偏移也不易引起短路。因此，此种上部通孔插塞61a、61d的配置具有例如使上部通孔插塞61a、61d的形成位置朝+X方向偏移的倾向的情况下有效。另一方面，在具有使上部通孔插塞61a、61d的形成位置朝-X方向偏移的倾向的情况下，也可将上部通孔插塞61a、61d配置在比弯曲部84a、84d的顶部更靠左侧。

以上的构造对于其他位线BL也相同。本实施方式的位线BL的构造的构成为，使与位线BLa～BLd相同的构造在X方向上周期性地反复。

如以上所述，本实施方式的上部通孔插塞61形成在位线BL的弯曲部84上，或在位线BL的直线部83上与位线BL间的间隙邻接而形成。由此，根据本实施方式，与第1及第2实施方式同样地，能够将上部通孔插塞61恰当且容易地形成在位线BL上。

以上，虽对本实用新型的若干实施方式进行了说明，但所述实施方式是作为示例而提示的，并不意图限定实用新型的范围。本说明书中所说明的新颖的装置及方法能以其他各种形态实施。此外，对于本说明书中所说明的装置及方法的形态，可以在不脱离实用新型主旨的范围内进行各种省略、置换、及变更。随附的权利要求及与其均等范围意图包含实用新型范围或主旨内所包含的此种形态或变化例。