半导体器件结构的制作方法

本实用新型属于半导体技术领域，特别是涉及一种半导体器件结构。

背景技术：

传统的各种横向绝缘栅场效应晶体管(LIGBT)一般利用双极载流子导电形成的电导调制效应来降低导通损耗，通常其损耗要比LDMOS(Lateral Diffused MOSFET，横向扩散金属氧化物半导体)至少小30％以上。然而，LIGBT存在固有的缺陷限制其应用和集成，这主要是因为无论哪种结构的体硅LIGBT，衬底电流均很大，使得器件极易栓锁，不易关断，而且内部控制电路易受到衬底注入电流的影响，导致功能异常。SOI(Silicon-On-Insulator，绝缘体上硅)技术虽然能够限制衬底电流，但SOI衬底价格昂贵，且具有自热效应，仍然会限制其应用。

技术实现要素：

鉴于以上所述现有技术的缺点，本实用新型的目的在于提供一种半导体器件结构，用于解决现有技术中的横向绝缘栅场效应晶体管由于衬底电流较大，使得器件极易栓锁，不易关断，内部控制电路易受到衬底注入电流的影响，从而导致器件功能异常等问题。

为实现上述目的及其他相关目的，本实用新型提供一种半导体器件结构，所述半导体器件结构包括：

第一掺杂类型的衬底；

场氧化层，位于所述第一掺杂类型的衬底的上表面；

多晶硅栅极，位于部分所述场氧化层的上表面；

栅氧化层，位于所述多晶硅栅极的上表面及部分所述场氧化层的上表面；

第二掺杂类型的衬底材料层，位于所述栅氧化层的上表面；

第二掺杂类型的第一阱区，位于所述第二掺杂类型的衬底材料层内；

阳极区域，位于所述第二掺杂类型的衬底材料层内，且位于所述第二掺杂类型的第一阱区的一侧；所述阳极区域沿长度方向包括若干个交替排布的第一掺杂类型的第一掺杂区域及第二掺杂类型的第一掺杂区域；

阴极区域，位于所述第二掺杂类型的衬底材料层内，且位于所述第二掺杂类型的第一阱区背离所述阳极区域的一侧；所述阴极区域沿长度方向包括若干个交替排布的第一掺杂类型的第二掺杂区域及第二掺杂类型的第二掺杂区域；

第一掺杂类型的体区，位于所述第二掺杂类型的衬底材料层内，且位于所述阴极区域与所述第二掺杂类型的第一阱区之间。

作为本实用新型的半导体器件结构的一种优选方案，所述半导体器件结构还包括第一掺杂类型的重掺杂区域，所述第一掺杂类型的重掺杂区域位于所述第一掺杂类型的衬底内。

作为本实用新型的半导体器件结构的一种优选方案，所述半导体器件结构还包括；

介质层，位于所述第二掺杂类型的衬底材料层的上表面及裸露的所述场氧化层的上表面；

阳极电极，位于所述介质层内及所述介质层表面，且与所述阳极区域相接触；

阴极电极，位于所述介质层内及所述介质层表面，且与所述阴极区域及所述第一掺杂类型的重掺杂区域相接触。

作为本实用新型的半导体器件结构的一种优选方案，所述阳极区域内，所述第一掺杂类型的第一掺杂区域的长度大于所述第二掺杂类型的第一掺杂区域的长度。

作为本实用新型的半导体器件结构的一种优选方案，所述第一掺杂类型的第一掺杂区域的长度大于等于1μm且小于等于500μm，所述第二掺杂类型的第一掺杂区域的长度大于0μm且小于等于100μm。

作为本实用新型的半导体器件结构的一种优选方案，所述场氧化层的厚度为1000埃～20000埃；所述栅氧化层的厚度为100埃～3000埃。

作为本实用新型的半导体器件结构的一种优选方案，所述半导体器件结构还包括：

第二掺杂类型的第二阱区，位于所述第一掺杂类型的衬底内；

漏极，位于所述第二掺杂类型的第二阱区内，且与所述阳极区域短接；

第一掺杂类型的阱区，位于所述第一掺杂类型的衬底内，且位于所述第二掺杂类型的第二阱区背离所述漏极的一侧；

源极，位于所述第一掺杂类型的阱区内，且与所述阴极区域短接。

作为本实用新型的半导体器件结构的一种优选方案，所述半导体器件结构还包括第一掺杂类型的埋层，所述第一掺杂类型的埋层位于所述第二掺杂类型的第二阱区内，且位于所述源极与所述漏极之间。

作为本实用新型的半导体器件结构的一种优选方案，所述半导体器件结构包括N层所述第一掺杂类型的埋层，N层所述第一掺杂类型的埋层沿所述第二掺杂类型的第二阱区的深度方向平行间隔排布；所述第二掺杂类型的第二阱区内的掺杂类型离子的剂量为所述第一掺杂类型的埋层内掺杂离子的剂量的N+1倍，其中，N为大于等于2的整数。

作为本实用新型的一种优选方案，相邻各层所述第一掺杂类型的埋层之间的间距相等。

作为本实用新型的半导体器件结构的一种优选方案，相邻各层所述第一掺杂类型的埋层之间的间距不等。

作为本实用新型的半导体器件结构的一种优选方案，所述第一掺杂类型的埋层内第一掺杂离子的总剂量与所述第二掺杂类型的第一阱区内的第二掺杂离子的剂量及所述第二掺杂类型的第二阱区内第二掺杂类型离子的剂量相同。

作为本实用新型的一种优选方案，所述第一掺杂类型的埋层沿自所述源极至所述漏极的方向分割为多段子埋层，相邻两段所述子埋层之间具有间距。

如上所述，本实用新型的半导体器件结构，具有以下有益效果：

本实用新型的半导体器件结构通过在第一掺杂类型的衬底上的氧化层上垫积形成第二掺杂类型的衬底材料层，LIGBT形成于第二掺杂类型的衬底材料层内，由于第二掺杂类型的衬底材料层与第一掺杂类型的衬底之间有氧化层阻挡，半导体器件结构工作时，衬底电流无法注入到第一掺杂类型的衬底内，不会出现栓锁效应，器件更容易关断，且不会影响其他器件的集成；同时，本实用新型的半导体器件结构具有成本低，制备工艺简单等优点；

本实用新型的半导体器件结构中第一掺杂类型的衬底内还可以制作有各种器件结构，譬如横向降低表面电场的LDMOS，在同样面积下，可以大幅提升电流能力，降低导通损耗。

附图说明

图1显示为本实用新型实施例一中提供的半导体器件结构的截面结构示意图。

图2显示为本实用新型实施例一中提供的半导体器件结构工作时的开态特性曲线图，其中，曲线①为LDMOS的开态特性曲线，曲线②为本实用新型的半导体器件结构的开态特性曲线，曲线③为LIGBT的开态特性曲线。

图3显示为本实用新型实施例二中提供的半导体器件结构的制备方法的流程图。

图4显示为本实用新型实施例二中提供的半导体器件结构的制备方法中步骤1)所得结构的截面结构示意图。

图5显示为本实用新型实施例二中提供的半导体器件结构的制备方法中步骤2)所得结构的截面结构示意图。

图6显示为本实用新型实施例二中提供的半导体器件结构的制备方法中步骤3)所得结构的截面结构示意图。

图7显示为本实用新型实施例二中提供的半导体器件结构的制备方法中步骤4)所得结构的截面结构示意图。

图8显示为本实用新型实施例二中提供的半导体器件结构的制备方法中步骤5)所得结构的截面结构示意图。

图9显示为本实用新型实施例二中提供的半导体器件结构的制备方法中步骤6)所得结构的截面结构示意图。

图10显示为本实用新型实施例二中提供的半导体器件结构的制备方法中步骤7)所得结构的截面结构示意图。

图11显示为图10的俯视结构示意图。

图12显示为本实用新型实施例二中提供的半导体器件结构的制备方法中步骤8)所得结构的截面结构示意图。

图13显示为本实用新型实施例二中提供的半导体器件结构的制备方法中步骤9)所得结构的截面结构示意图。

图14显示为本实用新型实施例二中提供的半导体器件结构的制备方法中步骤10)所得结构的截面结构示意图。

图15至图18显示为本实用新型实施例三中提供的不同示例的半导体器件结构的截面结构示意图。

图19至图23显示为本实用新型实施例四中提供的半导体器件结构的制备方法中步骤1)所得结构的截面结构示意图。

图24及图25显示为本实用新型实施例四中提供的半导体器件结构的制备方法中步骤2)所得结构的截面结构示意图。

图26显示为本实用新型实施例四中提供的半导体器件结构的制备方法中步骤3)所得结构的截面结构示意图。

图27显示为本实用新型实施例四中提供的半导体器件结构的制备方法中步骤4)所得结构的截面结构示意图。

图28显示为本实用新型实施例四中提供的半导体器件结构的制备方法中步骤5)所得结构的截面结构示意图。

图29显示为本实用新型实施例四中提供的半导体器件结构的制备方法中步骤6)所得结构的截面结构示意图。

图30显示为本实用新型实施例四中提供的半导体器件结构的制备方法中步骤7)所得结构的截面结构示意图。

图31显示为本实用新型实施例四中提供的半导体器件结构的制备方法中步骤8)所得结构的截面结构示意图。

图32显示为本实用新型实施例四中提供的半导体器件结构的制备方法中步骤9)所得结构的截面结构示意图。

图33显示为本实用新型实施例四中提供的半导体器件结构的制备方法中步骤10)所得结构的截面结构示意图。

元件标号说明

10 第一掺杂类型的衬底

11 场氧化层

12 多晶硅栅极

13 栅氧化层

14 第二掺杂类型的衬底材料层

15 第二掺杂类型的第一阱区

16 阳极区域

161 第一掺杂类型的第一掺杂区域

162 第二掺杂类型的第一掺杂区域

17 阴极区域

171 第一掺杂类型的第二掺杂区域

172 第二掺杂类型的第二掺杂区域

18 第一掺杂类型的体区

19 第一掺杂类型的重掺杂区域

20 介质层

201 开口

21 阳极电极

22 阴极电极

23 第二掺杂类型的第二阱区

24 第一掺杂类型的阱区

25 漏极

26 源极

27 第一掺杂类型的埋层

271 子埋层

L1 第一掺杂类型的第一掺杂区域的长度

L2 第二掺杂类型的第一掺杂区域的长度

Ldrift 漂移区的长度

S1～S7 步骤

具体实施方式

以下通过特定的具体实例说明本实用新型的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本实用新型的其他优点与功效。本实用新型还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本实用新型的精神下进行各种修饰或改变。

请参阅图1至图32，需要说明的是，本实施例中所提供的图示仅以示意方式说明本实用新型的基本构想，虽图示中仅显示与本实用新型中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。

实施例一

请参阅图1及图10，本实用新型提供一种半导体器件结构，所述半导体器件结构包括：第一掺杂类型的衬底10；场氧化层11，所述长氧化层11位于所述第一掺杂类型的衬底10的上表面；多晶硅栅极12，所述多晶硅栅极12位于部分所述场氧化层11的上表面；栅氧化层13，所述栅氧化层13位于所述多晶硅栅极12的上表面及部分所述场氧化层11的上表面；第二掺杂类型的衬底材料层14，所述第二掺杂类型的衬底材料层14位于所述栅氧化层13的上表面；第二掺杂类型的第一阱区15，所述第二掺杂类型的第一阱区15位于所述第二掺杂类型的衬底材料层14内；阳极区域16，所述阳极区域16位于所述第二掺杂类型的衬底材料层14内，且位于所述第二掺杂类型的第一阱区15的一侧；所述阳极区域16沿长度方向包括若干个交替排布的第一掺杂类型的第一掺杂区域161及第二掺杂类型的第一掺杂区域162；阴极区域17，所述阴极区域17位于所述第二掺杂类型的衬底材料层14内，且位于所述第二掺杂类型的第一阱区背离所述阳极区域16的一侧；所述阴极区域17沿长度方向包括若干个交替排布的第一掺杂类型的第二掺杂区域171及第二掺杂类型的第二掺杂区域172；第一掺杂类型的体区18，位于所述第二掺杂类型的衬底材料层14内，且位于所述阴极区域17与所述第二掺杂类型的第一阱区15之间。

作为示例，所述第一掺杂类型可以为P型，则所述第二掺杂类型可以为N型。

作为示例，所述第一掺杂类型也可以为N型，则所述第二掺杂类型可以为P型。

作为示例，所述第一掺杂类型的衬底10可以包括但不仅限于硅衬底。

作为示例，所述第二掺杂类型的第一阱区15作为所述第二掺杂类型的衬底材料层14的漂移区，所述第一掺杂类型的体区18作为所述第二掺杂类型的衬底材料层14的背栅衬底，其通过所述多晶硅栅极12控制够到的开启和关断。

作为示例，所述场氧化层11的厚度可以根据实际需要进行设定，所述场氧化层11的厚度太厚会导致生长时间过长，成本增加，所述场氧化层11的厚度太薄则起不到场氧化层的隔离作用；优选地，本实施例中，所述场氧化层11的厚度可以为1000埃～20000埃。

作为示例，所述栅氧化层13的厚度可以根据实际需要进行设定，所述栅氧化层13的厚度太薄会导致所述半导体器件结构的耐压不够，所述栅氧化层13的厚度太后又会导致阈值电压Vth太高；优选地，本实施例中，所述栅氧化层13的厚度可以为100埃～3000埃。

作为示例，所述第二掺杂类型的衬底材料层14的材料可以为但不仅限于进行第二掺杂类型离子掺杂的单晶硅或多晶硅。

作为示例，所述第二掺杂类型的衬底材料层14的厚度可以为0.1微米～10微米。

需要说明的是，图1中并未示意出所述第二掺杂类型的衬底材料层14的标号，图1中所述第二掺杂类型的第一阱区15、所述第一掺杂类型的体区18、所述阳极区域16及所述阴极区域17所在区域的总和即为所述第二掺杂类型的衬底材料层14对应的区域。所述第一掺杂类型的体区18、所述阳极区域16及所述阴极区域17位通过在所述第二掺杂类型的衬底材料层14内再次进行离子注入而形成。

作为示例，所述第二掺杂类型的第一阱区15的掺杂浓度可以根据实际需要进行设定，优选地，本实施例中，所述第二掺杂类型的第一阱区15的掺杂浓度可以为1×10¹⁴/cm³到1×10¹⁶/cm³。

作为示例，所述阳极区域16内，所述第一掺杂类型的第一掺杂区域161的长度L1大于所述第二掺杂类型的第一掺杂区域162的长度L2。优选地，本实施例中，所述第一掺杂类型的第一掺杂区域161的长度L1可以为大于等于1μm且小于等于500μm，所述第二掺杂类型的第一掺杂区域162的长度L2可以为大于0μm且小于等于100μm。如图2所示，所述第一掺杂类型的第一掺杂区域161的长度L1大于所述第二掺杂类型的第一掺杂区域162的长度L2可以具有如下有益效果：首先，当半导体器件结构导通时，首先以LDMOS机制工作，当所述阳极区域16的电压增加到使得LIGBT导通时，半导体器件结构进入LDMOS与LIGBT并联导电机制，此时，由于电导调制作用，电流导通电阻迅速降低，电流斜率增加；其次，由于所述阳极区域16中具有第二掺杂类型的第一掺杂区域162，当半导体器件结构关断时，存储的少子会被第二掺杂类型的第一掺杂区域162迅速抽走，从而大大降低了关断时间。

作为示例，所述第一掺杂类型的第一掺杂区域161、所述第二掺杂类型的第一掺杂区域162、所述第一掺杂类型的掺杂区域171及所述第二掺杂类型的第二掺杂区域172均可以为重掺杂区域。

作为示例，所述半导体器件结构还包括第一掺杂类型的重掺杂区域19，所述第一掺杂类型的重掺杂区域19位于所述第一掺杂类型的衬底10内。

作为示例，所述半导体器件结构还包括；介质层20、阳极电极21及阴极电极22，其中，所述介质层20位于所述第二掺杂类型的衬底材料层14的上表面及裸露的所述场氧化层11的上表面；所述阳极电极21位于所述介质层20内及所述介质层20表面，且与所述阳极区域16相接触；所述阴极电极22位于所述介质层20内及所述介质层20表面，且与所述阴极区域17及所述第一掺杂类型的重掺杂区域19相接触，以将所述阴极区域17与所述第一掺杂类型的重掺杂区域19短接。

作为示例，所述第一掺杂类型的重掺杂区域19、所述阳极区域16及所述阴极区域17的离子注入剂量可以为1×10¹⁵/cm²到1×10¹⁶/cm²。

本实用新型的半导体器件结构适用于20V～1500V的应用，通过改变漂移区的长度Ldrift可以实现不同的耐压需求，漂移区的长度Ldrift的范围可以为1微米～200微米。

本实用新型的半导体器件结构通过在所述第一掺杂类型的衬底10上的氧化层(所述场氧化层11及所述栅氧化层13)上垫积形成所述第二掺杂类型的衬底材料层14，对应的半导体器件结构形成于所述第二掺杂类型的衬底材料层14内，由于所述第二掺杂类型的衬底材料层14与所述第一掺杂类型的衬底10之间有氧化层阻挡，半导体器件结构工作时，衬底电流无法注入到所述第一掺杂类型的衬底10内，不会出现栓锁效应，器件更容易关断，且不会影响其他器件的集成；同时，本实用新型的半导体器件结构具有成本低，制备工艺简单等优点。

实施例二

请参阅图3，本实用新型还提供一种半导体器件结构的制备方法，所述半导体器件结构的制备方法包括如下步骤：

1)提供第一掺杂类型的衬底；

2)于所述第一掺杂类型的衬底的上表面形成场氧化层；

3)于部分所述场氧化层的上表面形成多晶硅栅极；

4)于所述多晶硅栅极的上表面及部分裸露的所述场氧化层的上表面形成栅氧化层，所述栅氧化层覆盖所述多晶硅栅极；

5)于所述栅氧化层的上表面形成第二掺杂类型的衬底材料层；

6)于所述第二掺杂类型的衬底材料层内形成第一掺杂类型的体区；

7)于所述第一掺杂类型的体区一侧的所述第二掺杂类型的衬底材料层内形成阳极区域，并于所述第一掺杂类型的体区背离所述阳极区域一侧的所述第二掺杂类型的衬底材料层内形成阴极区域；其中，所述阳极区域沿长度方向包括若干个交替排布的第一掺杂类型的第一掺杂区域及第二掺杂类型的第一掺杂区域；所述阳极区域沿长度方向包括若干个交替排布的第一掺杂类型的第二掺杂区域及第二掺杂类型的第二掺杂区域；所述阳极区域与所述第一掺杂类型的体区之间具有间距，以于所述阳极区域与所述第一掺杂类型的体区之间形成第二掺杂类型的第一阱区。

在步骤1)中，请参阅图3中的S1步骤及图4，提供第一掺杂类型的衬底10。

作为示例，首先提供一衬底，然后通过离子注入工艺在所述衬底内注入第一掺杂类型的离子以形成所述第一掺杂类型的衬底10。

作为示例，所述第一掺杂类型的衬底10可以包括但不仅限于硅衬底。

作为示例，所述第一掺杂类型可以为P型，也可以为N型。需要说明的是，所述第一掺杂类型为P型时，后续提到的第二掺杂类型为N型；所述第一掺杂类型为N型时，后续提到的第二掺杂类型为P型。

在步骤2)中，请参阅图3中的S2步骤及图5，于所述第一掺杂类型的衬底10的上表面形成场氧化11。

作为示例，可以采用热氧化法、物理气相沉积法或化学气相沉积法在所述第一掺杂类型的衬底10表面形成所述场氧化层11，优选地，本实施例中，采用热氧化法在所述第一掺杂类型的衬底10表面形成所述场氧化层11。

作为示例，所述场氧化层11的厚度可以根据实际需要进行设定，优选地，本实施例中，所述场氧化层11的厚度可以为1000埃～20000埃。

在步骤3)中，请参阅图3中的S3步骤及图6，于部分所述场氧化层11的上表面形成多晶硅栅极12。

作为示例，可以先采用物理气相沉积工艺或化学气相沉积工艺于所述场氧化层11的上表面沉积一层多晶硅层，然后采用光刻刻蚀工艺刻蚀所述多晶硅层以形成所述多晶硅栅极12。

在步骤4)中，请参阅图3中的S4步骤及图7，于所述多晶硅栅极12的上表面及部分裸露的所述场氧化层11的上表面形成栅氧化层13，所述栅氧化层13覆盖所述多晶硅栅极12。

作为示例，可以采用热氧化工艺、物理气相沉积工艺或化学气相沉积工艺形成所述栅氧化层13。

作为示例，所述栅氧化层13的厚度可以根据实际需要进行设定，优选地，本实施例汇总，所述栅氧化层13的厚度可以为100埃～3000埃。

在步骤5)中，请参阅图3中的S5步骤及图8，于所述栅氧化层13的上表面形成第二掺杂类型的衬底材料层14。

作为示例，所述第二掺杂类型的衬底材料层14的材料可以为但不仅限于进行第二掺杂类型的离子掺杂的单晶硅或多晶硅。

作为示例，所述第二掺杂类型的衬底材料层14的厚度可以为0.1微米～10微米。

作为示例，可以先于所述栅氧化层13的上表面形成一层本征衬底材料层，然后采用离子注入工艺对所述本征衬底材料层进行离子注入以形成所述第二掺杂类型的衬底材料层14。

作为示例，所述第二掺杂类型的衬底材料层14内掺杂离子的掺杂浓度可以根据实际需要进行设定，优选地，本实施例中，所述第二掺杂类型的衬底材料层14内第二掺杂类型的离子的掺杂浓度可以为1×10¹⁴/cm³到1×10¹⁶/cm³。

在步骤6)中，请参阅图3中的S6步骤及图9，于所述第二掺杂类型的衬底材料层14内形成第一掺杂类型的体区18。

作为示例，采用离子注入工艺于所述第二掺杂类型的衬底材料层14内注入第一掺杂类型的离子以形成所述第一掺杂类型的体区18。

在步骤7)中，请参阅图3中的S7步骤及图10至图11，于所述第一掺杂类型的体区18一侧的所述第二掺杂类型的衬底材料层14内形成阳极区域16，并于第一掺杂类型的体区18背离所述阳极区域16的一侧的所述第二掺杂类型的衬底材料层14内形成阴极区域17；其中，所述阳极区域16沿长度方向包括若干个交替排布的第一掺杂类型的第一掺杂区域161及第二掺杂类型的第一掺杂区域162；所述阴极区域17沿长度方向包括若干个交替排布的第一掺杂类型的第二掺杂区域171及第二掺杂类型的第二掺杂区域172；所述阳极区域16与所述第一掺杂类型的体区18之间具有间距，以于所述阳极区域16与所述第一掺杂类型的体区18之间形成第二掺杂类型的第一阱区15。

作为示例，采用自对准工艺形成所述阳极区域16及所述阴极区域17。

所述第二掺杂类型的第二阱区15作为所述第二掺杂类型的衬底材料层14的漂移区。

作为示例，所述阳极区域16及所述阴极区域17均为重掺杂区域，在形成所述阳极区域16及所述阴极区域17的过程中，对应掺杂离子的注入剂量为1×10¹⁵/cm²到1×10¹⁶/cm²。

作为示例，所述阳极区域16内，所述第一掺杂类型的第一掺杂区域161的长度L1大于所述第二掺杂类型的第一掺杂区域162的长度L2。优选地，本实施例中，所述第一掺杂类型的第一掺杂区域161的长度L1可以为大于等于1μm且小于等于500μm，所述第二掺杂类型的第一掺杂区域162的长度L2可以为大于0μm且小于等于100μm。如图2所示，所述第一掺杂类型的第一掺杂区域161的长度L1大于所述第二掺杂类型的第一掺杂区域162的长度L2可以具有如下有益效果：首先，当半导体器件结构导通时，首先以LDMOS机制工作，当所述阳极区域16的电压增加到使得LIGBT导通时，半导体器件结构进入LDMOS与LIGBT并联导电机制，此时，由于电导调制作用，电流导通电阻迅速降低，电流斜率增加；其次，由于所述阳极区域16中具有第二掺杂类型的第一掺杂区域162，当半导体器件结构关断时，存储的少子会被第二掺杂类型的第一掺杂区域162迅速抽走，从而大大降低了关断时间。

作为示例，步骤7)中还包括于所述第一掺杂类型的衬底10内形成第一掺杂类型的重掺杂区域19的步骤。

作为示例，步骤7)之后还包括如下步骤：

8)于所述第二掺杂类型的衬底材料层14的上表面及裸露的所述场氧化层11的上表面形成介质层20，如图12所示；具体的，可以采用物理气相沉积工艺或化学气相沉积工艺形成所述介质层20；

9)于所述介质层20内分别形成与部分所述阳极区域16、部分所述阴极区域17及部分所述第一掺杂类型的重掺杂区域19相连接开口201；

10)于对应于所述阳极区域16的所述开口201内及所述介质层20的上表面形成阳极电极21，于对应于所述阴极区域17、所述第一掺杂类型的重掺杂区域19的所述开口201内及所述介质层20的上表面形成阴极电极22，如图14所示；具体的，采用物理气相沉积法或化学气相沉积法9于对应于所述漏极12、所述源极13及所述第一掺杂类型的重掺杂区18的开口191内及所述介质层19表面沉积电极材料层，通过光刻刻蚀工艺形成所述阳极电极21及所述阴极电极22。

实施例三

请结合图1参阅图15，本实施例还提供一种半导体器件结构，本实施例中所述的半导体器件结构与实施例一中所述的半导体器件结构大致相同，二者的区别在于：本实施例中所述的半导体器件结构在实施例一中所述的器件结构的基础上还包括：第二掺杂类型的第二阱区23、漏极25、第一掺杂类型的阱区24及源极26，其中，所述第二掺杂类型的第二阱区23位于所述第一掺杂类型的衬底10内；所述漏极25位于所述第二掺杂类型的第二阱区23内，且经由所述阳极电极21与所述阳极区域16短接；所述第一掺杂类型的阱区24位于所述第一掺杂类型的衬底10内，且位于所述第二掺杂类型的第二阱区23背离所述漏极25的一侧；所述源极26位于所述第一掺杂类型的阱区24内，且经由所述阴极电极22与所述阴极区域17短接。该实施例中的半导体器件结构相当于在实施例一中所述的半导体器件结构中的所述第一掺杂类型的衬底10内增加了横向降低表面电场(RESURF)的LDMOS，所述多晶硅栅极12同时控制所述第一掺杂类型的衬底10内的LDMOS及所述第二掺杂类型的衬底材料层14内的LIGBT的沟道区，这样本实施例中所述的半导体器件结构相当于变成了LDMOS与LIGBT的并联器件，在同样面积下，可以大幅提升电流能力，降低导通损耗。

作为示例，所述源极26位于所述第一掺杂类型的重掺杂区域19与所述第二掺杂类型的第二阱区23之间。

作为示例，所述第二掺杂类型的第二阱区23可以通过离子注入及高温推结工艺形成，所述第二掺杂类型的第二阱区23内的离子注入剂量可以为1×10¹²/cm²～8×10¹²/cm²，所述第二掺杂类型的第二阱区23的结深可以为1微米～20微米。

在另一示例中，如图16所示，所述半导体器件结构还包括一层第一掺杂类型的埋层27，所述第一掺杂类型的埋层27位于所述第二掺杂类型的第二阱区23内，且位于所述源极26与所述漏极25之间。通过在所述第二掺杂类型的第二阱区23内设置所述第一掺杂类型的埋层27，可以提高所述第二掺杂类型的第二阱区23的掺杂浓度，从而降低比导通电阻(Ronsp)。

在另一示例中，如图17所示，所述半导体器件结构还包括一层第一掺杂类型的埋层27，所述第一掺杂类型的埋层27沿自所述源极26至所述漏极25的方向分割为多段子埋层271，相邻两段所述子埋层271之间具有间距。通过将所述第一掺杂类型的埋层27分段地置于所述第二掺杂类型的第二阱区23内，使得所述半导体器件结构获得多峰值表面电场分布，且拥有两个导电通道；与传统的半导体器件结构相比，本实用新型的半导体器件结构在获得相同耐压的前提下，拥有更短的漂移区长度及更高的漂移区浓度，从而具有更低的比导通电阻。

作为示例，在该层所述第一掺杂类型的埋层27中，各段所述子埋层271的掺杂浓度可以相同，也可以不同，优选地，本实施例中，各段所述子埋层271的掺杂浓度不完全相同；具体的，自左至右，各段所述子埋层271的掺杂浓度可以梯度变化，也可以交替变化，还可以无规则变化。

作为示例，该层所述第一掺杂类型的埋层27中分割成的各段所述子埋层271的宽度可以相同，也可以不同；优选地，该层所述第一掺杂类型的埋层27中分割成的各段所述子埋层271的宽度不同；更为优选地，本实施例中，自所述源极26至所述漏极25，该层所述第一掺杂类型的埋层27中各段所述子埋层271的宽度逐渐减小。当然，在其他示例中，自所述源极26至所述漏极25，该层所述第一掺杂类型的埋层27中各段所述子埋层271的宽度也可以逐渐增大。

需要说明的是，所谓的“所述第一掺杂类型的埋层27中各段所述子埋层271的宽度”是指沿自所述源极26至所述漏极25方向的尺寸。

作为示例，该层所述第一掺杂类型的埋层27分割的所述子埋层271段数可以根据实际需要进行设定，优选地，本实施例中，该层所述第一掺杂类型的埋层27沿自所述源极26至所述漏极25的方向分割为2～10段。

作为示例，该层所述第一掺杂类型的埋层27中，相邻各段所述子埋层271之间的间距可以相等，也可以不等。该层所述第一掺杂类型的埋层27中，相邻各段所述子埋层271之间的间距可以根据实际需要进行设定，优选地，本实施例中，该层所述第一掺杂类型的埋层27中，相邻各段所述子埋层271之间的间距小于或等于3μm。

在又一示例中，如图18所示，相较于图17中所述的半导体器件结构，该示例中的所述半导体器件结构包括N层所述第一掺杂类型的埋层27，N层所述第一掺杂类型的埋层27沿所述第二掺杂类型的第二阱区23的深度方向平行间隔排布；所述第二掺杂类型的第二阱区23内的掺杂类型离子的剂量为所述第一掺杂类型的埋层27内掺杂离子的剂量的N+1倍，其中，N为大于等于2的整数。通过设置N层所述第一掺杂类型的埋层27，可以进一步提高所述第二掺杂类型的第二阱区23的掺杂浓度，从而进一步降低比导通电阻。

作为示例，相邻各层所述第一掺杂类型的埋层27之间的间距相等，相邻各层所述第一掺杂类型的埋层27之间的间距也可以不等。

当然，在其他示例中，还可以在如图16所示的半导体器件结构的基础上将所述第一掺杂类型的埋层27的层数由一层设置为N层。

作为示例，所述第一掺杂类型的埋层27内第一掺杂离子的总剂量与所述第二掺杂类型的第一阱区15内的第二掺杂离子的剂量及所述第二掺杂类型的第二阱区23内第二掺杂类型离子的剂量相同。

本实施例中所述半导体器件结构的其他结构与实施例一中所述的半导体器件结构中对应的结构相同，具体请参阅实施例一，此出不再累述。

实施例四

请结合图3至图14参阅图19至图33，本实施例还提供一种半导体器件结构的制备方法，本实施例中所述的半导体器件结构的制备方法与实施例二中所述的半导体器件结构的制备方法大致相同，二者的区别在于：本实施例中所述的半导体器件结构的制备方法相较于实施例二中所述的半导体器件结构的制备方法增加如下步骤：

在得到如图19所示的步骤1)所得结构之后，步骤1)与步骤2)之间还包括于所述第一掺杂类型的衬底10内形成第二掺杂类型的第二阱区23的步骤，该步骤后所得结构如图20所示。

具体的，于所述第一掺杂类型的衬底10内形成第二掺杂类型的第二阱区23的具体方法包括如下两个步骤：

采用离子注入工艺在所述第一掺杂类型的衬底10内注入第二掺杂类型的离子，离子注入的剂量可以为1×10¹²/cm²～8×10¹²/cm²；

通过高温推结形成所述第二掺杂类型的第二阱区23，形成的所述第二掺杂类型的第二阱区23的结深可以为1微米～20微米。

步骤2)与步骤3)之间还包括于所述第二掺杂类型的第二阱区23一侧形成第一掺杂类型的阱区24的步骤，所述第一掺杂类型的阱区24与所述阴极区域17位于所述第二掺杂类型的第二阱区23的同一侧，该步骤所得结构如图25所示。

步骤7)中，还包括于所述第二掺杂类型的第二阱区23内形成漏极25，并于所述第一掺杂类型的阱区24内形成源极26的步骤。所述漏极25经由所述阳极电极21与所述阳极区域16短接，所述源极26经由所述阴极电极22与所述阴极区域17短接。

在一示例中，步骤1)与步骤2)之间形成第二掺杂类型的第二阱区23之后还包括于所述第二掺杂类型的第二阱区23内形成第一掺杂类型的埋层27的步骤，该步骤后所得结构如图21至图23所示。所述第一掺杂类型的埋层27位于所述源极26与所述漏极25之间。通过在所述第二掺杂类型的第二阱区23内设置所述第一掺杂类型的埋层27，可以提高所述第二掺杂类型的第二阱区23的掺杂浓度，从而降低比导通电阻(Ronsp)。

具体的，所述第一掺杂类型的埋层27可以如图21所示；也可以为如图22所示的所述第一掺杂类型的埋层27沿自所述源极26至所述漏极25的方向分割为多段子埋层271，相邻两段所述子埋层271之间具有间距；还可以为如图23所示的包括N层所述第一掺杂类型的埋层27，N层所述第一掺杂类型的埋层27沿所述第二掺杂类型的第二阱区23的深度方向平行间隔排布。通过将所述第一掺杂类型的埋层27分段地置于所述第二掺杂类型的第二阱区23内，使得所述半导体器件结构获得多峰值表面电场分布，且拥有两个导电通道；与传统的半导体器件结构相比，本实用新型的半导体器件结构在获得相同耐压的前提下，拥有更短的漂移区长度及更高的漂移区浓度，从而具有更低的比导通电阻。所述半导体器件结构包括N层所述第一掺杂类型的埋层27时，所述第二掺杂类型的第二阱区23内的掺杂类型离子的剂量为所述第一掺杂类型的埋层27内掺杂离子的剂量的N+1倍，其中，N为大于等于2的整数。通过设置N层所述第一掺杂类型的埋层27，可以进一步提高所述第二掺杂类型的第二阱区23的掺杂浓度，从而进一步降低比导通电阻；作为示例，相邻各层所述第一掺杂类型的埋层27之间的间距相等，相邻各层所述第一掺杂类型的埋层27之间的间距也可以不等。

作为示例，在所述第一掺杂类型的埋层27中，各段所述子埋层271的掺杂浓度可以相同，也可以不同，优选地，本实施例中，各段所述子埋层271的掺杂浓度不完全相同；具体的，自左至右，各段所述子埋层271的掺杂浓度可以梯度变化，也可以交替变化，还可以无规则变化。

作为示例，所述第一掺杂类型的埋层27中分割成的各段所述子埋层271的宽度可以相同，也可以不同；优选地，所述第一掺杂类型的埋层27中分割成的各段所述子埋层271的宽度不同；更为优选地，本实施例中，自所述源极26至所述漏极25，所述第一掺杂类型的埋层27中各段所述子埋层271的宽度逐渐减小。当然，在其他示例中，自所述源极26至所述漏极25，所述第一掺杂类型的埋层27中各段所述子埋层271的宽度也可以逐渐增大。

需要说明的是，所谓的“所述第一掺杂类型的埋层27中各段所述子埋层271的宽度”是指沿自所述源极26至所述漏极25方向的尺寸。

作为示例，所述第一掺杂类型的埋层27分割的所述子埋层271段数可以根据实际需要进行设定，优选地，本实施例中，所述第一掺杂类型的埋层27沿自所述源极26至所述漏极25的方向分割为2～10段。

作为示例，所述第一掺杂类型的埋层27中，相邻各段所述子埋层271之间的间距可以相等，也可以不等。所述第一掺杂类型的埋层27中，相邻各段所述子埋层271之间的间距可以根据实际需要进行设定，优选地，本实施例中，所述第一掺杂类型的埋层27中，相邻各段所述子埋层271之间的间距小于或等于3μm。

本实施例中所述半导体器件结构的制备方法的其他步骤与实施例二中所述的半导体器件结构的制备方法中对应的步骤完全相同，具体请参阅实施例二，此处不再累述。

综上所述，本实用新型提供一种半导体器件结构，所述半导体器件结构包括：第一掺杂类型的衬底；场氧化层，位于所述第一掺杂类型的衬底的上表面；多晶硅栅极，位于部分所述场氧化层的上表面；栅氧化层，位于所述多晶硅栅极的上表面及部分所述场氧化层的上表面；第二掺杂类型的衬底材料层，位于所述栅氧化层的上表面；第二掺杂类型的第一阱区，位于所述第二掺杂类型的衬底材料层内；阳极区域，位于所述第二掺杂类型的衬底材料层内，且位于所述第二掺杂类型的第一阱区的一侧；所述阳极区域沿长度方向包括若干个交替排布的第一掺杂类型的第一掺杂区域及第二掺杂类型的第一掺杂区域；阴极区域，位于所述第二掺杂类型的衬底材料层内，且位于所述第二掺杂类型的第一阱区背离所述阳极区域的一侧；所述阴极区域沿长度方向包括若干个交替排布的第一掺杂类型的第二掺杂区域及第二掺杂类型的第二掺杂区域；第一掺杂类型的体区，位于所述第二掺杂类型的衬底材料层内，且位于所述阴极区域与所述第二掺杂类型的第一阱区之间。本实用新型的半导体器件结构通过在第一掺杂类型的衬底上的氧化层上垫积形成第二掺杂类型的衬底材料层，LIGBT形成于第二掺杂类型的衬底材料层内，由于第二掺杂类型的衬底材料层与第一掺杂类型的衬底之间有氧化层阻挡，半导体器件结构工作时，衬底电流无法注入到第一掺杂类型的衬底内，不会出现栓锁效应，器件更容易关断，且不会影响其他器件的集成；同时，本实用新型的半导体器件结构具有成本低，制备工艺简单等优点；本实用新型的半导体器件结构中第一掺杂类型的衬底内还可以制作有各种器件结构，譬如横向降低表面电场的LDMOS，在同样面积下，可以大幅提升电流能力，降低导通损耗。

上述实施例仅例示性说明本实用新型的原理及其功效，而非用于限制本实用新型。任何熟悉此技术的人士皆可在不违背本实用新型的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本实用新型所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本实用新型的权利要求所涵盖。