半导体结构及其形成方法与流程

本发明涉及半导体技术领域，尤其涉及一种半导体结构及其形成方法。

背景技术：

近年来，闪存(flashmemory)存储器的发展尤为迅速。闪存存储器的主要特点是在不加电的情况下能长期保持存储的信息，且具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。为了进一步提高闪存存储器的位密度(bitdensity)，同时减少位成本(bitcost)，三维的闪存存储器(3dnand)技术得到了迅速发展。

在3dnand闪存结构中，包括存储阵列结构以及位于存储阵列结构上方的cmos电路结构，所述存储阵列结和cmos电路结构通常分别形成于两个不同的晶圆上，然后通过键合方式，将形成有cmos电路晶圆与存储整列结构晶圆键合，然后将存储阵列结构晶圆的背面打薄后，再从晶圆背面形成贯穿晶圆接触部，将cmos电路和存储阵列结构的电路接出来。

现有技术中，形成所述贯穿晶圆接触部工艺流程复杂，周期较长，导致工艺成本较高。

技术实现要素：

本发明所要解决的技术问题是，提供一种半导体及其形成方法，简化形成贯穿晶圆接触部的工艺流程，降低工艺成本。

本发明提供一种半导体结构的形成方法，包括：提供第一基底，所述第一基底包括衬底和器件层，所述衬底具有相对的两个表面，分别为正面和背面，所述器件层形成于所述衬底正面上，所述器件层内形成有互连结构，所述衬底内形成有绝缘层，至少部分所述互连结构位于所述绝缘层表面；对所述衬底背面进行减薄至暴露出所述绝缘层；在减薄后的衬底和绝缘层表面形成介电层；形成贯穿所述介电层和绝缘层的通孔，所述通孔底部至少暴露出部分所述互连结构的表面；在所述通孔内填充导电材料，形成贯穿接触部，所述贯穿接触部与通孔底部暴露的互连结构形成电连接。

可选的，采用化学机械研磨工艺对所述衬底背面进行减薄。

可选的，以所述绝缘层作为所述化学机械研磨工艺的停止层。

可选的，所述衬底内形成有绝缘层的形成方法包括：在衬底表面形成器件层之前，刻蚀所述衬底正面，在待形成贯穿接触部的区域内形成凹陷，在所述凹陷内填充绝缘材料并进行平坦化，形成填充满所述凹陷的绝缘层。

可选的，相邻通孔之间的间距不小于160nm，通孔侧壁与衬底之间的距离不小于160nm。

可选的，还包括：提供第二基底，在对所述第一基底的衬底背面进行减薄之前，将所述第一基底正面与所述第二基底正面键合连接；所述第二基底内形成有外围电路，所述第一基底内的互连结构与所述外围电路连接。

可选的，所述衬底正面还形成有对准标记，所述对准标记形成方法包括：刻蚀衬底，形成与对准标记图形一致的刻蚀图形，在所述刻蚀图形内填充绝缘材料并进行平坦化，形成对准标记。

可选的，所述绝缘层与所述对准标记同时形成。

本发明的技术方案还提供一种半导体结构，包括：第一基底，所述第一基底包括衬底和器件层，所述衬底具有相对的两个表面，分别为正面和背面，所述器件层形成于所述衬底正面上，所述器件层内形成有互连结构，所述衬底内形成有绝缘层，至少部分所述互连结构位于所述绝缘层表面，所述衬底背面暴露出所述绝缘层的背面；覆盖所述衬底背面和绝缘层背面的介电层；贯穿所述介电层和绝缘层的贯穿接触部，所述贯穿接触部与至少部分所述互连结构形成电连接。

可选的，相邻所述贯穿接触部之间的间距不小于160nm，所述贯穿接触部侧壁与衬底之间的距离不小于160nm。

可选的，所述衬底正面还形成有对准标记，所述对准标记包括填充于衬底正面的刻蚀图形内的绝缘材料。

可选的，所述对准标记厚度与所述绝缘层厚度实质一致，且所述对准标记与所述绝缘层材料相同。

可选的，还包括：第二基底，所述第一基底正面与所述第二基底正面键合连接。

可选的，所述第一基底内形成有电路，所述第二基底内的互连结构与所述第一基底内的电路连接。

本发明的半导体结构的形成方法中，由于衬底内形成有绝缘层，贯穿接触部贯穿所述绝缘层，所述绝缘层可以作为贯穿接触部之间，以及贯穿接触部与衬底之间的隔离结构，无需再在通孔侧壁表面形成隔离层，从而可以简化形成贯穿接触部的工艺步骤，降低工艺成本。

进一步，在通孔尺寸一致的情况下，由于无需再在通孔的侧壁表面形成隔离层，使得通孔内形成贯穿接触部时的深宽比下降，从而减低贯穿接触部的形成难度，提高形成的贯穿接触的质量。另一方面，在填充贯穿接触部深宽比不变的情况下，可以适当降低所述通孔的宽度，从而进一步提高相邻通孔之间的间距，从而提高相邻贯穿接触部之间以及贯穿接触部与衬底之间的横向隔离性能，避免发生漏电等问题，进而提高半导体结构的性能。

进一步，所述绝缘层可以与衬底表面的对准标记同时形成，不会增加额外的工艺步骤。所述绝缘层还可以作为减薄衬底背面时的停止层，以准确控制衬底的减薄厚度。

附图说明

图1a至1d为本发明一具体实施方式的半导体结构的形成过程的示意图；

图2至图8为本发明一具体实施方式的半导体结构的形成过程的示意图。

具体实施方式

请参考图1a至1d，为一种半导体结构的形成过程的示意图。

请参考图1a，基底100包括衬底101以及器件层102。所述衬底101包括相对的两个表面，分别为正面和背面。所述正面用于形成半导体器件。该具体实施方式中，所述器件层102形成于所述衬底101的正面上。所述器件层102内形成有互连结构1021；对衬底101背面减薄后，在衬底101的背面上形成介电层110。

请参考图1b，刻蚀所述介电层110和衬底101，形成贯穿所述介电层110和衬底101的通孔111，所述通孔111底部暴露出互连结构1021。

请参考图1c，形成覆盖所述通孔111内壁表面的隔离层112。

请参考图1d，去除通孔111底部表面的部分隔离层112，在所述通孔内填充导电材料，形成贯穿接触部113，所述贯穿接触部113与器件层102内的互连结构1021电连接。

上述贯穿接触部113的形成过程较为复杂，刻蚀形成通孔之后，还需要形成隔离层112，以在贯穿接触部113与衬底101之间形成电隔离，造成工艺时间长、成本高等问题。

为了解决上述问题，发明人提出一种新的半导体结构及其形成方法。在衬底表面形成器件层之前，现在衬底需要形成贯穿接触部的区域内形成绝缘层，后续再形成贯穿接触部的过程中，贯穿接触部直接贯穿所述绝缘层，所述绝缘层作为贯穿接触部与衬底之间的横向隔离，无需再额外形成隔离层，从而节约工艺步骤，降低成本。

下面结合附图对本发明提供的新的半导体的结构及其形成方法的具体实施方式做详细说明。

请参考图2，提供一衬底210，在所述衬底210待形成贯穿接触部的区域内形成绝缘层211。

所述衬底210可以为半导体材料，例如单晶硅衬底、单晶锗衬底、soi(绝缘体上硅)衬底或goi(绝缘体上锗)衬底等，所述衬底210根据需要还可以为n型或p型掺杂衬底。本领域技术人员可以根据实际需求选择合适的衬底材料，在此不作限定。该具体实施方式中，所述衬底210为单晶硅晶圆。

所述衬底210具有相对的正面和背面，后续在所述衬底210正面形成器件层。

为了便于后续对晶圆进行光刻、刻蚀等工艺，需要在衬底210正面形成器件层之前，形成对准标记。所述对准标记的形成方法通常包括刻蚀衬底210正面，形成与对准标记图形一致的刻蚀图形，在所述刻蚀图形内填充绝缘材料并进行平坦化以形成对准标记。所述对准标记通常形成于晶圆的边缘区域、切割道区域或者其他合适的位置处。该具体实施方式中，所述衬底210的正面形成有对准标记212。

该具体实施方式中，还在所述衬底210内形成绝缘层211。所述绝缘层211的形成方法包括：刻蚀所述衬底210正面，在待形成贯穿接触部的区域内形成凹陷，在所述凹陷内填充绝缘材料并进行平坦化，形成填充满所述凹陷的绝缘层211。根据半导体结构，例如存储器的版图设计，可以知晓衬底210内待形成贯穿接触部的位置区域，在形成器件层之前，首先在该区域内形成绝缘层211。在实际的半导体结构中，所述衬底210内可以有多个待形成贯穿接触部的区域，因此，可以在所述衬底210内多个位置处均形成绝缘层211，图2仅为示意。

所述绝缘层211的厚度可以由后续对衬底210的减薄厚度决定，所述绝缘层211的厚度可以等于或大于对衬底210减薄后剩余的厚度，以使得后续对衬底210背面进行减薄至预设厚度后能够暴露出所述绝缘层211。所述绝缘层211的厚度可以为1.5μm～2μm。

该具体实施方式中，可以同时形成所述对准标记212和所述绝缘层211。在对衬底210正面进行刻蚀形成与对准标记212对应的刻蚀图形时，同时在待形成贯穿接触部的区域形成凹陷；然后同时在所述刻蚀图形以及凹陷内填充绝缘材料，并进行平坦化，从而同时形成所述对准标记212和绝缘层211。所述对准标记212和绝缘层211采用相同的材料，具有实质相同的厚度。所述对准标记212和绝缘层211可以采样氧化硅、氮化硅等绝缘材料。所述绝缘层211同时也可以作为对准标记使用。

由于所述绝缘层211的厚度较大，所述对准标记212的厚度也随之增大，不小于现有技术中单独设置对准标记212时的通用厚度，可以提高所述对准标记212在后续用于光刻对准时的效果。

由于所述绝缘层211与所述对准标记212同时形成，无需增加额外的工艺步骤，并不会增加工艺成本和工艺时间。

在其他具体实施方式中，也可以分别形成所述对准标记212和绝缘层211。

还可以在形成所述对准标记212以及绝缘层211之后，对衬底210正面进行离子注入等操作，形成有源区等，为后续在所述衬底210正面形成器件层220做准备。

请参考图3，在所述衬底210正面上形成器件层220。

所述器件层220内形成有互连结构和半导体器件，部分所述互连结构连接所述半导体器件，所述半导体器件可以为晶体管、电容、电阻等需要与外部形成电连接的器件。

在该具体实施方式中，所述半导体结构为存储器，所述器件层220内形成有位于所述衬底210正面上的存储结构(图中未示出)、互连结构以及覆盖所述存储结构和互连结构的介电层等。

所述存储结构(图中未示出)包括核心区域围绕核心区域设置的台阶区域，由隔离层和控制栅层交替堆叠而成，核心区域内形成有贯穿存储结构的沟道柱结构。

所述器件层内的互连结构包括垂直设置的接触部以及横向设置的互连线。垂直设置的接触部包括：垂直于衬底210表面设置的连接台阶区域栅极层的字线接触部、连接沟道柱结构顶部的沟道接触部、贯穿存储结构的共源极接触部等；横向设置的互连线包括：平行于衬底210表面设置的与垂直设置的接触部连接的字线、源线、位线等。所述接触部与互连线相互配合，将器件层220内存储结构与外部形成电连接的结构引出至底部形成于衬底210表面的接触部或互连线。图3中仅示出了互连结构中，底部形成于衬底210正面的部分接触部221，所述接触部221可以为贯穿器件层220的接触部，还可以仅位于器件层220的下部。后续通过形成贯穿衬底210的贯穿接触部，与所述接触部221或互连线连接，将所述存储结构与外部形成电连接。

可以通过合理的布线，将所述接触部211均设置于存储结构或其他半导体器件的外围区域，以便于在形成贯穿衬底210的贯穿接触部时，避免对存储结构或其他半导体器件造成影响。

由于所述接触部211用于与后续形成的贯穿衬底210的贯穿接触部连接，因此，所述接触部211均形成于所述衬底210待形成贯穿接触部的区域表面，即形成于所述绝缘层211表面，与所述绝缘层211的表面接触。

所述衬底210以及形成于所述衬底210正面的器件层220作为第一基底200。

请参考图4，提供第二基底300，将所述第一基底200正面与所述第二基底300正面键合连接；所述第二基底300内形成有外围电路301，所述第一基底200内的互连结构与所述外围电路301连接。所述外围电路301用于与所述器件层220内的存储结构形成电连接，向所述存储结构施加控制电压等。图4中，仅以所述第二基底300内部分垂直设置的接触部作为外围电路301的示意。所述外围电路301内的部分接触部与所述器件层220内的接触部221之间通过金属键合，形成电连接，从而与器件层220内的存储结构或其他半导体器件形成电连接，部分通过贯穿器件层221的接触部221连接至后续形成的贯穿衬底210的贯穿接触部。

请参考图5，对所述衬底210(请参考图4)的背面进行减薄，减薄后的衬底210’暴露出所述绝缘层211。

可以采用化学机械研磨工艺对所述衬底210背面进行减薄，以降低所述衬底210的厚度，从而降低后续形成贯穿衬底210的通孔的刻蚀深度。在其他具体实施方式中，也可以采用湿法刻蚀和化学机械研磨工艺结合的方式对所述衬底210背面进行减薄。

所述化学机械研磨工艺可以通过时间控制研磨厚度，通过调整研磨时间和研磨速率，控制减薄后衬底210’的厚度。但是，由于化学机械研磨工艺的研磨速率控制较为复杂，通过时间控制研磨过程，容易造成过研磨，使得研磨后衬底210’厚度小于预设厚度。因此，需要对研磨速率等参数进行严格控制，精准控制研磨厚度的难度较大。

该具体实施方式中，还可以以所述绝缘层211作为研磨停止层，当研磨至暴露出所述绝缘层211时，由于所述绝缘层211的材料与衬底210的材料不同，当研磨速率和产生的副产物发生变化时，即停止研磨，可以表面过研磨问题，并且对所述化学机械研磨的控制复杂度也降低，易于实现。

该具体实施方式中，减薄后衬底210’背面暴露出所述绝缘层211以及对准标记212。所述对准标记212还可以用于后续再所述衬底210’背面进行光刻、刻蚀等工艺时的对准，从而无需再在所述衬底21’背面再形成对准标记。

请参考图6，在减薄后的衬底210’和绝缘层211表面形成介电层400。

可以通过化学气相沉积工艺在所述衬底210’背面形成所述介电层400。所述介电层400一方面用于保护所述衬底210’，另一方面作为衬底210’顶部的层间介电层，后续再所述介电层400背面形成互连线等结构。所述介电层400的材料可以为氧化硅、氮化硅或者氮氧化硅等半导体工艺中常用的绝缘介电材料。

请参考图7，形成贯穿所述介电层400和绝缘层211的通孔401，所述通孔401底部至少暴露出部分所述互连结构的表面。

所述通孔401的形成方法包括在所述介电层400表面形成光刻胶层，通过光刻对所述光刻胶层进行图形化；然后以所述图形化的光刻胶层为掩膜依次刻蚀所述介电层400以及绝缘层211，形成贯穿所述介电层400和绝缘层211的通孔。对所述光刻胶层进行光刻的过程中，可以利用所述绝缘层211进行对准标记，也可以利用所述对准标记212进行对准。

所述通孔401底部暴露出器件220内的互连结构中的接触部221。在其他具体实施方式中，所述通孔401还可以暴露出互连线的部分表面。在一个具体实施方式中，所述接触部221表面覆盖有一层粘附层，例如tin层或tan层等，容易在化学气相沉积或其他高温工艺中被硅化，形成钛硅化物或钽硅化物等，电阻较高。为了降低后续形成的贯穿接触部与所述接触部221之间的接触电阻，可以在形成通孔401的过程中，在暴露出所述接触部221之后，进一步刻蚀去除接触部221表面的金属硅化物层。

相邻通孔401之间的间距不小于预设值，以确保后续在所述通孔401内形成的贯穿接触部之间具有良好的横向隔离。在一个具体实施方式中，相邻所述通孔401之间的间距不小于160nm，通孔401侧壁与衬底210’之间的横向距离不小于160nm。

请参考图8，在所述通孔401(请参考图7)内填充导电材料，形成贯穿接触部402，所述贯穿接触部402与通孔401(请参考图7)底部暴露的互连结构形成电连接。

可以采用化学气象沉积工艺、溅射工艺等形成填充满所述通孔401以及覆盖所述介电层400表面的导电材料，并对所述导电材料进行平坦化，形成位于所述通孔401内的接触部401。所述导电材料可以为金属材料，例如w、cu、al等，还可以为多晶硅等。在一个具体实施方式中，所述导电材料为w。在另一具体实施方式中，可以首先在所述通孔401内壁表面沉积一层导电粘附层，例如tin或tan等，再在所述通孔内形成导电柱，所述贯穿接触部401包括所述粘附层及导电柱，所述粘附层可以提高贯穿接触部402与绝缘层211以及介电层400之间的粘附性，并且当所述导电柱材料为易扩散金属材料时，可以阻挡导电柱原子向外扩散进入绝缘层211和介电层400内。

所述贯穿接触部402通过所述器件层220内的接触部221连接至所述器件层220内的存储结构，以及通过所述接触部221连接至所述第二基底300内的外围电路301，从而实现将器件层220内电路以及第二基底300内的外围电路301均从第一基底200’的背面引出。

后续还可以在所述介电层400表面继续形成连接所述贯穿接触部402的互连线。

由于所述衬底210’内在形成通孔401之前以形成有绝缘层211，所述绝缘层211可以作为贯穿接触部402之间，以及贯穿接触部402与衬底210’之间的隔离结构，无需再在通孔侧壁表面形成隔离层，从而可以简化形成贯穿接触部402的工艺步骤。

并且，与图1d中结构相比，在通孔尺寸一致的情况下，由于无需再通孔401的侧壁表面形成隔离层，使得通孔401内填充导电材料时的深宽比下降，从而减低导电材料的填充难度，提高形成的贯穿接触部402的质量。或者，在填充导电材料时深宽比不变的情况下，可以适当降低所述通孔401的宽度，从而进一步提高相邻通孔401之间的间距，提高相邻贯穿接触部402之间以及贯穿接触部402与衬底210’之间的横向隔离性能，避免发生漏电等问题，进而提高半导体结构的性能。

本发明的具体实施方式还提供一种采用上述方法形成的半导体结构。

请参考图8，为本发明一具体实施方式的半导体结构的结构示意图。

所述半导体结构包括：第一基底200’，所述第一基底200’包括衬底210’、形成于所述衬底210’正面上的器件层220，所述器件层220内形成有互连结构，所述衬底210’内形成有绝缘层211，至少部分所述互连结构位于所述绝缘层表面，所述衬底210’背面暴露出所述绝缘层211的背面，所述绝缘层211顶面与所述衬底210’正面齐平，所述绝缘层211底面与所述衬底210’背面齐平；覆盖所述衬底210’背面和绝缘层211背面的介电层400；贯穿所述介电层400和绝缘层211的贯穿接触部402，所述贯穿接触部402与至少部分所述互连结构形成电连接。图8中，示出了器件层220中垂直设置的接触部221作为互连结构的示意，所述接触部221与所述贯穿接触部402电连接。

在一个具体实施方式中，所述半导体结构为存储器，所述器件层220可以包括形成于所述衬底210’正面的存储结构、互连结构以及覆盖所述存储结构和互连结构的介电层等。所述存储结构(图中未示出)包括核心区域围绕核心区域设置的台阶区域，由绝缘层和栅极层交替堆叠而成，核心区域内形成有贯穿存储结构的沟道柱结构。所述互连结构与所述存储结构之间具有电连接，所述器件层220内的互连结构包括垂直设置的接触部以及横向设置的互连线。垂直设置的接触部包括：垂直于衬底210’表面设置的连接台阶区域栅极层的字线接触部、连接沟道柱结构顶部的沟道接触部、贯穿存储结构的共源极接触部等；横向设置的互连线包括：平行于衬底210’表面设置的与垂直设置的接触部连接的字线、源线、位线等。所述接触部与互连线相互配合，将器件层220内存储结构待与外部形成电连接的结构引出至底部形成于衬底210’表面的接触部或互连线。图8中仅示出了互连结构中，底部形成于衬底210’正面的部分接触部221，所述接触部221可以为贯穿器件层220的接触部，还可以仅位于器件层220的下部。通过贯穿衬底210’的贯穿接触部402，与所述接触部221或互连线连接，将所述存储结构与外部形成电连接。

可以通过合理的布线，将所述接触部211均设置于存储结构或其他半导体器件的外围区域，以便减少贯穿衬底210’的贯穿接触部402对存储结构或其他半导体器件造成影响。由于所述接触部211与所述贯穿接触部402连接，因此，所述接触部211均位于所述衬底210’待形成贯穿接触部的区域表面，即形成于所述绝缘层211表面，与所述绝缘层211的表面接触。

所述半导体结构还包括：第二基底300，所述第一基底200’正面与所述第二基底300正面键合连接；所述第二基底300内形成有外围电路301，所述第一基底200’内的互连结构与所述外围电路301连接。所述外围电路301用于与所述器件层220内的半导体器件形成电连接，向所述半导体器件施加控制电压等。当所述半导体结构为存储器时，所述第二基底300内形成有所述存储结构的控制电路，用于向器件层220内的存储结构施加控制电压等。图8中，仅以所述第二基底300内部分垂直设置的接触部作为外围电路301的示意。所述外围电路301内的部分接触部与所述器件层220内的接触部221形成电连接，从而与器件层220内的存储结构形成电连接，部分通过贯穿器件层221的接触部221连接至贯穿衬底210’的贯穿接触部402。

所述衬底210’正面还形成有对准标记212，所述对准标记212包括填充于衬底210’正面的刻蚀图形内的绝缘材料；所述对准标记212厚度与所述绝缘层211厚度实质一致。所述对准标记212厚度与所述绝缘层211厚度可以完全一致或者具有基本可忽略的差异，例如差异在1nm以内，或者在同时形成绝缘层211和对准标记212的工艺均匀性差异导致的厚度差异范围内。所述对准标记212厚度与所述绝缘层211厚度可以完全一致或者具有基本可忽略的差异，例如差异在1nm以内。且所述对准标记212与所述绝缘层211材料相同。因此，所述对准标记212和绝缘层211可以同时形成，从而可以节约工艺步骤。

相邻贯穿接触部402之间以及贯穿接触部402与衬底210’之间的间距不小于预设值，以确保贯穿接触部402之间以及贯穿接触部402与衬底210’之间具有良好的横向隔离。在一个具体实施方式中，相邻所述贯穿接触部402之间的间距不小于160nm，贯穿接触部402侧壁与衬底210’之间的横向距离不小于160nm。

所述贯穿接触部402为导电材料，可以为金属材料，例如w、cu、al等还可以是多晶硅等。在一个具体实施方式中，所述贯穿接触部402为钨柱；在另一具体实施方式中，所述贯穿接触部402包括导电柱和覆盖所述导电柱表面的导电粘附层，所述导电粘附层可以为tin或tan等。所述导电粘附层可以提高贯穿接触部402与绝缘层211以及介电层400之间的粘附性，并且当所述导电柱材料为易扩散金属材料时，可以阻挡导电柱原子向外扩散进入绝缘层211和介电层400内。

所述介电层400表面还可以形成有连接所述贯穿接触部402的互连线。

所述半导体结构中，衬底内形成有绝缘层211，贯穿接触部402直接贯穿所述绝缘层211，所述绝缘层211可以作为贯穿接触部402之间，以及贯穿接触部402与衬底210’之间的隔离结构，无需再额外形成位于贯穿接触部402侧壁的隔离层。因此，在形成贯穿接触部的通孔尺寸不变的情况下，由于无需再通孔内形成隔离层，可以降低贯穿接触部的深宽比，从而降低贯穿接触部的形成难度，提高贯穿接触部的质量。并且，在贯穿接触部深宽比不变的情况下，也可以适当减小通孔的尺寸，提高相邻贯穿接触部之间的间距，从而提高相邻贯穿接触部之间以及贯穿接触部与衬底之间的横向隔离性能，避免发生漏电等问题，进而提高半导体器件的性能。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。