三维半导体器件的制作方法

本公开涉及半导体器件，更具体而言，涉及包括具有台阶结构的堆叠结构的三维半导体器件。

背景技术：

为了提高产品的价格竞争力，对改善三维半导体器件的集成度的需求不断增加。为了改善三维半导体器件的集成度，已经开发了具有其中栅极在垂直方向上堆叠在基板上的三维结构的半导体器件。

技术实现要素：

本公开的一方面提供一种能够改善其集成度的三维半导体器件。

提供一种根据本公开的一方面的三维半导体器件。该三维半导体器件包括：下结构；堆叠结构，设置在下结构上的第一区域和第二区域中，堆叠结构包括在垂直于下结构的上表面的垂直方向上堆叠的栅极图案，该栅极图案包括在第二区域中设置成台阶结构的焊盘区域；以及垂直沟道结构，在垂直方向上设置在下结构上且具有面对栅极图案的侧表面。堆叠结构包括在第一方向上顺序地布置在第二区域中的第一堆叠区域、第二堆叠区域和第三堆叠区域，第一堆叠区域包括具有以第一高度为单位变化的台阶结构的第一台阶区域，第二堆叠区域包括具有在第一方向上以大于第一高度的第二高度为单位降低的台阶结构的第二台阶区域，第三堆叠区域包括向上成台阶的区域和向下成台阶的区域，第三堆叠区域的向上成台阶的区域具有在第一方向上以第二高度为单位升高的台阶结构，第三堆叠区域的向下成台阶的区域具有在第一方向上以第二高度为单位降低的台阶结构。

提供一种根据本公开的一方面的三维半导体器件。该三维半导体器件包括：下结构；堆叠结构，设置在下结构上，并且包括在垂直于下结构的上表面的垂直方向上堆叠的栅极图案；以及垂直沟道结构，设置在下结构上且具有面对栅极图案的侧表面。堆叠结构包括在第一方向上升高的焊盘区域位于其中的向上成台阶的区域以及在第一方向上降低的焊盘区域位于其中的向下成台阶的区域，向上成台阶的区域和向下成台阶的区域在第一方向上顺序地布置，向上成台阶的区域包括位于不同高度水平且在第二方向上顺序地布置的第一向上成台阶的区域和第二向上成台阶的区域，向下成台阶的区域包括位于不同高度水平且在第二方向上顺序地布置的第一向下成台阶的区域和第二向下成台阶的区域，并且第二方向平行于下结构的上表面且垂直于第一方向。

提供一种根据本公开的一方面的三维半导体器件。该三维半导体器件包括：在下结构上的第一栅极组；以及在第一栅极组上的第二栅极组。第一栅极组包括在平行于下结构的上表面的第一方向上降低并且在平行于下结构的上表面且垂直于第一方向的第二方向上升高的第一焊盘区域，第二栅极组包括在第一方向上顺序地升高且在第二方向上升高的第二焊盘区域。

附图说明

本公开的上述和其它方面、特征和优点将自结合附图的以下详细描述而被更清晰地理解，在图中：

图1a是根据一示例实施方式的三维半导体器件的示意性框图；

图1b是概念地示出根据一示例实施方式的三维半导体器件的存储阵列区域的电路图；

图2至图5b和图6a至图9是示出根据一示例实施方式的三维半导体器件的一示例性实施方式的视图；

图5c是示出根据一示例性实施方式的三维半导体器件的修改实施方式的视图；

图5d是示出根据一示例实施方式的三维半导体器件的修改实施方式的视图；

图10至图13是示出根据一示例实施方式的三维半导体器件的修改实施方式的视图；

图14是示出根据一示例实施方式的三维半导体器件的修改实施方式的视图；

图15a至图16b是示出根据一示例实施方式的三维半导体器件的修改实施方式的视图；

图17a至图18b是示出根据一示例实施方式的三维半导体器件的修改实施方式的视图；

图19和图20是示出根据一实施方式的三维半导体器件的修改实施方式的视图；

图21和图22是示出根据一示例实施方式的三维半导体器件的修改实施方式的视图；

图23至图26b是示出根据一示例实施方式的三维半导体器件的修改实施方式的视图；以及

图27a至图27e是示出根据一示例实施方式的形成三维半导体器件的方法的一示例性实施方式的透视图。

具体实施方式

在下文，将参考附图描述本公开的示例实施方式。

将参考图1a描述根据本公开的一实施方式的三维半导体器件的一示例性实施方式。图1a是根据本公开的一实施方式的三维半导体器件的示意性框图。

参考图1a，根据本公开的一实施方式的三维半导体器件1可以包括存储阵列区域ma、行解码器3、页缓冲器4、列解码器5和控制电路6。存储阵列区域ma可以包括存储块blk。

存储阵列区域ma可以包括布置成多个行和多个列的存储单元。在存储阵列区域ma中包括的存储单元可以包括字线wl、至少一条公共源极线csl、串选择线ssl、至少一条地选择线gsl等等，并且可以通过位线bl电连接到页缓冲器4和列解码器5。

在一个实施方式中，在存储单元当中，布置在同一行的存储单元可以连接到相同的字线wl，布置在同一列的存储单元可以连接到相同的位线bl。

行解码器3可以共同连接到存储块blk，并且可以提供驱动信号到根据块选择信号选择的存储块blk的字线wl。例如，行解码器3可以从外部源接收地址信息addr并解码所接收的地址信息addr，以确定供给到电连接到存储块blk的字线wl、公共源极线csl、串选择线ssl和地选择线gsl中的至少一部分的电压。

页缓冲器4可以通过位线bl电连接到存储阵列区域ma。页缓冲器4可以连接到根据从列解码器5解码的地址选择的位线bl。根据操作模式，页缓冲器4可以暂时地存储将被存储在存储单元中的数据，或可以读出在存储单元中存储的数据。例如，页缓冲器4可以在编程操作模式中作为写驱动器电路操作，并且可以在读操作模式中作为读出放大器电路操作。页缓冲器4可以从控制逻辑接收电力(例如，电压或电流)，并且可以将其提供到所选择的位线bl。

列解码器5可以在页缓冲器4和外部装置(例如，存储控制器)之间提供数据传输路径。列解码器5可以解码从外部输入的地址以选择位线bl中的任一条。

列解码器5可以共同连接到存储块blk，并且可以提供数据信息到根据块选择信号选择的存储块blk的位线bl。

控制电路6可以控制三维半导体器件1的整体操作。控制电路6可以接收控制信号和外部电压，并且可以根据所接收的控制信号操作。控制电路6可以包括使用外部电压产生内部操作所需的电压(例如，编程电压、读取电压、擦除电压等)的电压产生器。控制电路6可以响应控制信号控制读、写和/或擦除操作。

将参考图1b描述在图1a中描述的三维半导体器件1的存储阵列区域(图1a中的ma)布置的电路的一示例性实施方式。图1b是概念地示出根据本公开的一实施方式的三维半导体器件的存储阵列区域(图1a中的ma)的电路图。

参考图1a和图1b，根据本公开的一实施方式的三维半导体器件可以包括公共源极线csl、位线bl、以及布置在公共源极线csl与位线bl之间的多个单元串cstr。公共源极线csl、位线bl和所述多个单元串cstr可以布置在存储阵列区域ma中。

所述多个单元串cstr可以并联连接到每条位线bl。所述多个单元串cstr可以共同连接到公共源极线csl。所述多个单元串cstr中的每个可以包括可串联连接的下选择晶体管gst、存储单元mct和上选择晶体管sst。

存储单元mct可以串联连接在下选择晶体管gst和上选择晶体管sst之间。每个存储单元mct可以包括可储存信息的数据存储区域。

上选择晶体管sst可以电连接到位线bl，下选择晶体管gst可以电连接到公共源极线csl。

上选择晶体管sst可以布置为复数个，并且可以由串选择线ssl控制。存储单元mct可以由多条字线wl控制。

下选择晶体管gst可以由地选择线gsl控制。公共源极线csl可以共同连接到下选择晶体管gst的源极。

在一示例性实施方式中，上选择晶体管sst可以是串选择晶体管，下选择晶体管gst可以是地选择晶体管。

接着，将参考图2、图3a、图3b和图4a至图4d描述根据本公开的一实施方式的三维半导体器件的一示例性实施方式。在图2至图4d中，图2是示出根据本公开的一实施方式的三维半导体器件的概念平面图，图3a和图3b是示出图2的一部分的平面图，图4a是示出图2中的一区域的沿线i-i'截取的剖视图，图4b是示出图2中的一区域的沿线ii-ii'截取的剖视图，图4c是示出图2中的一区域的沿线iii-iii'截取的剖视图，图4d是示出图2中的一区域的沿线iv-iv'截取的剖视图。

参考图2至图4d，包括栅极图案158的堆叠结构160可以设置在下结构40上。下结构40可以包括半导体基板。堆叠结构160可以在下结构40上设置在第一区域a1和邻近第一区域a1的第二区域a2中。栅极图案158可以堆叠为在垂直于下结构40的上表面40s的垂直方向z上彼此间隔开。

堆叠结构160还可以包括与栅极图案158一起交替且重复地堆叠的层间绝缘层114。层间绝缘层114可以由硅氧化物形成。

在栅极图案158中，其一部分可以构成上述地选择线(图1a和图1b中的gsl)，其一部分可以构成上述字线(图1a和图1b中的wl)，其一部分可以构成上述串选择线(图1a和图1b中的ssl)，其一部分可以是虚设栅极图案和浮置栅极图案。

栅极图案158可以包括布置在第一区域a1中并延伸到第二区域a2中的下栅极图案158l、中间栅极图案158m、上栅极图案158ua和158ub以及与第一区域a1间隔开并设置在第二区域a2中的浮置栅极图案158f。

中间栅极图案158m可以设置在下栅极图案158l上，上栅极图案158ua和158ub可以设置在中间栅极图案158m上。第二区域a2中的浮置栅极图案158f可以设置在中间栅极图案158m上，可以与其它栅极图案158l、158m、158ua和158ub间隔开，并且可以电绝缘。

浮置栅极图案158f可以包括：上浮置栅极图案158fu，具有以第一高度h1为单位升高的台阶形状；第一浮置栅极图案158fa，位于比上浮置栅极图案158fu低的高度水平并且具有以大于第一高度h1的第二高度h2为单位升高的台阶结构；以及第二浮置栅极图案158fb，位于比第一浮置栅极图案158fa低的高度水平并且具有以第二高度h2为单位升高的台阶结构。

在示例性实施方式中，下栅极图案158l可以构成上述地选择线(图1a和图1b中的gsl)，中间栅极图案158m的一部分可以构成字线(图1a和图1b中的wl)，上栅极图案158ua和158ub可以构成串选择线(图1a和图1b中的ssl)。

在中间栅极图案158m当中，邻近下栅极图案158l的中间栅极图案可以是虚设栅极，邻近上栅极图案158ua和158ub的中间栅极图案可以是虚设栅极，剩余的中间栅极图案可以是字线(图1a和图1b中的wl)。上栅极图案158ua和158ub可以包括第一上栅极图案158ua和在比第一上栅极图案158ua的位置低的位置的第二上栅极图案158ub。

栅极图案158可以具有在第二区域a2中设置成台阶结构的焊盘区域p。在第二区域a2中，焊盘区域p可以是栅极图案158的不交叠位于相对上部分处的其它栅极图案的区域，或者可以是栅极图案158的在其上部分处没有其它栅极图案的区域。在栅极图案158的焊盘区域p当中，栅极图案(其可以是上述地选择线(图1a和图1b中的gsl)、字线(图1a和图1b中的wl)和串选择线(图1a和图1b中的ssl))的焊盘区域可以是电信号可施加到其上的焊盘区域，上述虚设栅极图案和浮置栅极图案158f的焊盘区域可以是没有电信号施加到其上的焊盘区域。

第一区域a1可以是在其中布置存储单元(图1b中的mct)和所述多个单元串(图1b中的cstr)的存储阵列区域(图1a中的ma)。栅极图案158，其可以是地选择线(图1a和图1b中的gsl)、字线(图1a和图1b中的wl)和串选择线(图1a和图1b中的ssl)，可以设置在第一区域a1中并且可以延伸到第二区域a2中。

在整个说明书和权利要求中，第一区域a1可以用‘存储阵列区域’替换，第二区域a2可以用‘延伸区域’或‘台阶区域’等替换。

第一盖绝缘层116和第二盖绝缘层133可以设置在具有堆叠结构160的基板上。第一盖绝缘层116和第二盖绝缘层133可以具有位于基本相同水平的上表面。第一盖绝缘层116可以交叠上栅极图案158ua和158ub当中位于最上面的位置处的第一上栅极图案158ua，第二盖绝缘层133可以覆盖堆叠结构160的位于第一上栅极图案158ua外部的部分。

穿过堆叠结构160的垂直沟道结构146可以设置在下结构40上。垂直沟道结构146可以穿过堆叠结构160并且沿向上方向延伸以穿过第一盖绝缘层116。垂直沟道结构146可以具有面对栅极图案158的侧表面。

可以设置顺序堆叠在第一盖绝缘层116和第二盖绝缘层133上的第三盖绝缘层149、第四盖绝缘层172和第五盖绝缘层174。第一至第五盖绝缘层116、133、149、172和174可以由绝缘材料诸如硅氧化物等等形成。

穿过堆叠结构160的分隔结构169可以设置在下结构40上。分隔结构169可以穿过第三盖绝缘层149并且沿向下方向延伸以穿过堆叠结构160。

分隔结构169可以具有沿第一方向x延伸的线形形状。第一方向x可以平行于下结构40的上表面40s并且可以是从第一区域a1到第二区域a2的方向。

分隔结构169可以包括块分隔结构169a和虚设分隔结构169b。分隔结构169可以设置在穿过堆叠结构160并暴露下结构40的分隔沟槽152中。例如，块分隔结构169a可以设置在块分隔沟槽152a中，虚设分隔结构169b可以设置在虚设分隔沟槽152b中。

在整个说明书和权利要求中，块分隔结构169a的术语‘块’和虚设分隔结构169b的术语‘虚设’可以用于使组件彼此区分开。本公开不受诸如‘块’和‘虚设’的表述限制。例如，在整个说明书和权利要求中，块分隔结构169a和虚设分隔结构169b可以分别用表述‘第一分隔结构169a’和‘第二分隔结构169b’替换，并且可以分别被称为表述‘第一分隔结构169a’和‘第二分隔结构169b’。

块分隔结构169a可以跨越第一区域a1和第二区域a2。因此，块分隔结构169a可以彼此间隔开，或者使上述存储块blk彼此分隔开。块分隔结构169a可以包括第一块分隔结构169a1和第二块分隔结构169a2。第一块分隔结构169a1可以设置在第二块分隔结构169a2之间。

堆叠结构169可以通过块分隔结构169a在第二方向y上分隔开。例如，堆叠结构160可以包括位于第一块分隔结构169a1的两个侧表面上的第一堆叠结构160a和第二堆叠结构160b。第一堆叠结构160a和第二堆叠结构160b可以关于第一块分隔结构169a1镜像对称。

每个虚设分隔结构169b可以设置在存储块blk中，并且可以具有比每个块分隔结构169a短的长度。块分隔结构169a和虚设分隔结构169b可以由相同的材料形成，并且可以具有相同高度的上表面。

在一对相邻的块分隔结构169a之间，例如，在第一块分隔结构169a1和第二块分隔结构169a2之间，虚设分隔结构169b可以具有相对的端部分，并且可以包括可彼此间隔开的多个分隔部分169b1、169b2、169b3和169b4。

堆叠结构160的栅极图案158的在相邻的第一块分隔结构169a1和第二块分隔结构169a2之间的部分可以在第二方向y上由虚设分隔结构169b分隔。以这种方式分隔的部分栅极图案158可以在虚设分隔结构169b的相对端部分之间彼此连接。在相邻的第一块分隔结构169a1和第二块分隔结构169a2之间，栅极图案158当中的每个中间栅极图案158m，其可以是字线(图1a和图1b中的wl)，可以包括通过虚设分隔结构169b在第二方向y上分隔的线部分以及位于虚设分隔结构169b之间并且连接该线部分的连接部分。

第二方向y可以平行于下结构40的上表面40s，并且可以垂直于第一方向x。

虚设结构169b可以包括可越过第一区域a1并可延伸到一部分第二区域a2中的第一分隔部分169b1、以及可设置在第二区域a2中的第二分隔部分169b2、第三分隔部分169b3和第四分隔部分169b4。第一分隔部分169b1和第二分隔部分169b2可以具有相对的端部分并且可以彼此间隔开。第二分隔部分169b2和第三分隔部分169b3可以具有相对的端部分并且可以彼此间隔开。第三分隔部分169b3和第四分隔部分169b4可以具有相对的端部分并且可以彼此间隔开。

块分隔结构169a和虚设分隔结构169b可以由相同的材料形成，并且可以具有相同的结构。例如，块分隔结构169a和虚设分隔结构169b的每个可以包括分隔图案(图4c中的168)和在分隔图案168的侧表面上的分隔间隔物(图4c中的167)。分隔图案168可以由掺杂硅、金属氮化物(例如，tin)和金属(例如，w)当中的一种或多种形成。分隔间隔物167可以由硅氧化物和硅氮化物中的任一种或者其组合形成。

在一示例性实施方式中，绝缘图案134可以设置在中间栅极图案158m上并且可以穿过上栅极图案158ua和158ub。绝缘图案134可以设置在分隔结构169之间。

位线190可以设置在第五盖绝缘层174上。电连接位线190和垂直沟道结构146的位线接触插塞180可以设置在位线190和垂直沟道结构146之间。

将参考图5a描述上述垂直结构146的示例性实施方式。图5a是示出垂直沟道结构146当中的一垂直沟道结构146以及栅极图案158当中的第一上栅极图案158ua、一个中间栅极图案158m和下栅极图案158l的概念剖视图。

参考图5a，垂直沟道结构146可以包括垂直沟道半导体层140、以及设置在垂直沟道半导体层140与栅极图案158之间的栅极电介质结构138。

垂直沟道结构146还可以包括半导体图案136、在半导体图案136上的垂直芯图案142以及在垂直芯图案142上的焊盘图案144。

垂直沟道半导体层140可以设置为接触半导体图案136并且围绕垂直芯图案142的外表面。栅极电介质结构138可以设置为围绕垂直沟道半导体层140的外表面。半导体图案136可以是可通过选择性外延生长(seg)工艺形成的外延材料层。垂直芯图案142可以由绝缘材料(例如，硅氧化物等等)形成。焊盘图案144可以由具有n型导电性的多晶硅形成。焊盘图案144可以设置在比上栅极图案158u高的水平。垂直沟道结构146的焊盘图案144可以与上述位线接触插塞180接触并与之电连接。

在一示例性实施方式中，垂直沟道半导体层140可以具有面对中间栅极图案158m和上栅极图案158u的侧表面。垂直沟道结构146可以穿过栅极图案158l、158m和158u。

当垂直沟道结构146包括半导体图案136时，半导体图案136可以穿过下栅极图案158l，垂直沟道半导体层140可以穿过中间栅极图案158m和上栅极图案158u。垂直沟道半导体层140可以由多晶硅层形成。

在一示例性实施方式中，半导体图案136可以被称为沟道半导体层。例如，半导体图案136可以被称为位于相对下部分中的下沟道半导体层，垂直沟道半导体层140可以被称为位于相对上部分中的上沟道半导体层。因此，半导体图案136和垂直沟道半导体层140一起可以被称为‘垂直沟道半导体层’。

在一示例性实施方式中，额外的电介质层154可以设置在半导体图案136与下栅极图案158l之间。额外的电介质层154可以包括硅氧化物。

在一示例性实施方式中，栅极电介质结构138可以包括隧道电介质层138a、数据存储层138b和阻挡电介质层138c。

数据存储层138b可以设置在隧道电介质层138a与阻挡电介质层138c之间。阻挡电介质层138c可以设置在数据存储层138b与栅极图案158之间。隧道电介质层138a可以设置在数据存储层138b与垂直沟道半导体层140之间。

隧道电介质层138a可以包括硅氧化物和/或杂质掺杂的硅氧化物。阻挡电介质层138c可以包括硅氧化物和/或高k电介质。数据存储层138b可以由能够储存数据的材料例如硅氮化物形成。

数据存储层138b可以包括在垂直沟道半导体层140与中间栅极图案158m之间能够储存数据的区域，该中间栅极图案158m可以是字线(图1a和图1b中的wl)。例如，根据非易失性存储器件诸如快闪存储器件的操作条件，经过隧道电介质层138a从垂直沟道半导体层140注入的电子可以被捕获并保持，或在数据存储层138b中捕获的电子可以被擦除。

如上所述，数据存储层138b(见图5a)的位于中间栅极图案158m(其可以是字线(图1a和图1b中的wl))与垂直沟道半导体层140之间的区域，可以被定义为数据存储区域，并且数据存储区域可以构成如图1b中描述的存储单元(图1b中的mct)。

焊盘图案144可以接触位线接触插塞180，位线接触插塞180可以接触位线190。因此，垂直沟道结构146的焊盘图案144可以通过位线接触插塞180电连接到位线190。

每个栅极图案158可以包括彼此不同的第一材料层156和第二材料层157。

在一示例性实施方式中，第一材料层156可以由电介质诸如铝氧化物形成，第二材料层157可以由包括掺杂硅、金属氮化物(例如，tin)和金属(例如，w)中的一种、或两种或更多种的导电材料形成。第一材料层156可以覆盖第二材料层157的上表面和下表面，并且可以延伸到第二材料层157的一部分侧表面。第二材料层157的面对分隔结构169的侧表面可以不如图4c中那样的被第一材料层156覆盖。

接着，将参考图5b描述将栅极图案158电连接到图1a中描述的外围电路例如行解码器(图1a中的3)的方案。图5b是示出如图5a中所示的栅极图案158当中的第一上栅极图案158ua、一个中间栅极图案158m和下栅极图案158l的连接结构的概念剖视图。

参考图5b，栅极图案158可以具有焊盘区域p，其可以布置成台阶形状，如上所述。例如，第一上栅极图案158ua可以具有上焊盘区域pu，中间栅极图案158m可以具有中间焊盘区域pm，下栅极图案158l可以具有下焊盘区域pl。

栅极接触插塞176可以设置在焊盘区域p上。例如，上栅极接触插塞176u可以设置在上焊盘区域pu上，中间栅极接触插塞176m可以设置在中间焊盘区域pm上，下栅极接触插塞176l可以设置在下焊盘区域pl上。

可以设置可电连接到栅极接触插塞176的栅极连接布线194。例如，上栅极连接布线194u可以设置在上栅极接触插塞176u上，中间栅极连接布线194m可以设置在中间栅极接触插塞176m上，下栅极连接布线194l可以设置在下栅极接触插塞176l上。

可以设置电连接上栅极接触插塞176u和上栅极连接布线194u、电连接中间栅极接触插塞176m和中间栅极连接布线194m以及电连接下栅极接触插塞176l和下栅极连接布线194l的连接插塞184。

栅极连接布线194可以用于将栅极图案158当中的可以是串选择线(图1a和图1b中的ssl)、字线(图1a和图1b中的wl)和地选择线(图1a和图1b中的gsl)的栅极图案电连接到外围电路。

在一示例性实施方式中，焊盘区域p可以具有与栅极图案158的其它部分相同的厚度，但是其示例性实施方式不限于此。例如，焊盘区域p的一部分或者全部可以修改为具有与栅极图案158的其它部分不同的厚度。将分别参考图5c和图5d描述这样的焊盘区域的修改实施方式。

在一修改实施方式中，参考图5c，栅极图案158当中的位于最上面的位置的第一上栅极图案158ua的上焊盘区域pu和位于最下面的位置的下栅极图案158l的下焊盘区域pl可以具有与第一上栅极图案158ua和下栅极图案158l的其它部分相同的厚度。栅极图案158当中的位于第一上栅极图案158ua和下栅极图案158l之间的栅极图案，例如中间栅极图案158m的中间焊盘区域pm，可以具有增大厚度的部分158p。因此，中间焊盘区域pm可以具有比中间栅极图案158m的剩余部分的厚度大的厚度。

在另一修改实施方式中，参考图5d，栅极图案158的每个焊盘区域p可以具有增大厚度的部分158p。因此，每个栅极图案158可以具有焊盘区域p，该焊盘区域p可以具有比栅极图案的剩余部分的厚度大的厚度。

再次参考图2至图4d，在图3a和图3b的平面图中，附图标记‘g0’至‘g120’可以表示栅极图案158在下结构40上定位的高度信息。在第二区域a2中，由附图标记‘g0’至‘g120’表示的区域可以是栅极图案158的在其上没有其它栅极图案的区域，这样的区域可以被称为焊盘区域p。因此，在图3a和图3b的平面图中，焊盘区域p可以被看作由附图标记‘g0’至‘g120’表示的区域。

位于焊盘区域p中的不同高度水平的焊盘区域可以被看作台阶的楼梯踏板。因此，因为位于不同高度水平的焊盘区域p可以与台阶的楼梯踏板相同，所以可以看到焊盘区域p布置成台阶结构。因此，以下将被描述的堆叠结构160的‘台阶结构’可以意指通过位于不同高度水平的焊盘区域p之间的高度差形成的台阶形状。

如上所述，堆叠结构160可以包括第一堆叠结构160a和第二堆叠结构160b，其可以是关于第一块分隔结构169a1的镜像对称结构。因此，堆叠结构160的台阶结构可以关于第一块分隔结构169a1镜像对称。将参考图6a和图6b描述堆叠结构160的栅极图案158。图6a是示意性地示出位于第二块分隔结构169a2之间的堆叠结构160的台阶结构的透视图，以说明堆叠结构160的台阶结构。图6b是示意性地示出位于第一块分隔结构169a1和第二块分隔结构169a2之间的堆叠结构160的栅极图案158以及栅极图案158的焊盘区域p的透视图，以示出堆叠结构160的台阶结构。

在下文，在堆叠结构160的描述中，将主要参考示出位于第一块分隔结构169a1和第二块分隔结构169a2之间的第一堆叠结构160a的台阶结构的图6a，将辅助地参考示意性地示出关于第一块分隔结构169a1具有镜像对称结构的第一堆叠结构160a和第二堆叠结构160b的台阶结构的图6b。

参考图6a和图6b以及图2至图4d，第一堆叠结构160a可以包括在第二区域a2中具有各种各样的台阶结构的堆叠区域。例如，堆叠区域可以包括在第一方向x上顺序地布置的第一堆叠区域s1、第二堆叠区域s2、第三堆叠区域s3和第四堆叠区域s4。第一至第四堆叠区域s1至s4可以具有不同的台阶结构。

在一示例性实施方式中，第一堆叠结构160a的第一堆叠区域s1可以包括具有以第一高度h1为单位变化的台阶结构的第一台阶区域sa1。第一台阶区域sa1可以具有从第一区域a1开始并且在第一方向x上以第一高度h1为单位逐渐下降、然后在第一方向x和第二方向y上以第一高度h1为单位逐渐升高的台阶结构。

在一示例性实施方式中，第二堆叠区域s2可以包括具有在第一方向x上以大于第一高度h1的第二高度h2为单位降低的台阶结构的第二台阶区域sa2。例如，第二堆叠区域s2可以包括第二台阶区域sa2，该第二台阶区域sa2具有从第一堆叠区域s1开始并在第一方向x上以第二高度h2为单位逐渐下降、然后在第二方向y上以第一高度h1为单位逐渐升高的台阶结构。

在一示例性实施方式中，第三堆叠区域s3可以包括一个或多个堆叠部分。例如，第三堆叠区域s3可以包括第一堆叠部分s3a和第二堆叠部分s3b。第一堆叠部分s3a和第二堆叠部分s3b可以包括第三台阶区域sa3a和sa3b。第三台阶区域sa3a和sa3b可以包括具有在第一方向x上以第二高度h2为单位升高的台阶结构的向上成台阶的区域sua和sub以及具有在第一方向x上以第二高度h2为单位降低的台阶结构的向下成台阶的区域sda和sdb。

第三台阶区域sa3a和sa3b可以包括第三上台阶区域sa3a和第三下台阶区域sa3b。例如，第一堆叠部分s3a可以包括第三上台阶区域sa3a。第三上台阶区域sa3a可以具有向上成台阶的区域sua和向下成台阶的区域sda，该向上成台阶的区域sua具有在第一方向x上以第二高度h2为单位升高的台阶结构，该向下成台阶的区域sda具有在第一方向x上以第二高度h2为单位降低的台阶结构。第二堆叠部分s3b可以包括第三下台阶区域sa3b。第三下台阶区域sa3b可以具有向上成台阶的区域sub和向下成台阶的区域sdb，该向上成台阶的区域sub具有在第一方向x上以第二高度h2为单位升高的台阶结构，该向下成台阶的区域sdb具有在第一方向x上以第二高度h2为单位降低的台阶结构。

第一堆叠部分s3a的向上成台阶的区域sua和第一堆叠部分s3a的向下成台阶的区域sda可以在第一方向x上顺序地布置。第二堆叠部分s3b的向上成台阶的区域sub和第二堆叠部分s3b的向下成台阶的区域sdb可以在第一方向x上顺序地布置。

第一堆叠部分s3a的向上成台阶的区域sua可以包括位于不同高度水平的第一向上成台阶的区域sua1和第二向上成台阶的区域sua2，第一堆叠部分s3a的向下成台阶的区域sda可以包括位于不同高度水平的第一向下成台阶的区域sda1和第二向下成台阶的区域sda2。

第一堆叠部分s3a的第一向上成台阶的区域sua1可以位于比第一堆叠部分s3a的第二向上成台阶的区域sua2低的高度水平。

第一堆叠部分s3a的第一向上成台阶的区域sua1可以具有从第二堆叠区域s2的一部分开始并且以第三高度h3为单位降低、在第一方向x上以第二高度h2为单位逐渐升高、以及在从第二块分隔结构169a2引向第一块分隔结构169a1的第二方向y上以第一高度h1为单位逐渐升高的台阶结构。第三高度h3可以大于第二高度h2。

第一堆叠部分s3a的第二向上成台阶的区域sua2可以具有从第二堆叠区域s2的一部分开始并且在第一方向x上没有台阶差的情况下延伸、且在第一方向x上以第二高度h2为单位逐渐升高的台阶结构。在第一堆叠部分s3a的第一向上成台阶的区域sua1与第一堆叠部分s3a的第二向上成台阶的区域sua2之间在第二方向y上的台阶差可以是第三高度h3。

第一堆叠部分s3a的第一向下成台阶的区域sda1可以具有从第一堆叠部分s3a的第一向上成台阶的区域sua1开始并且以第三高度h3为单位降低、在第一方向x上以第二高度h2为单位逐渐降低并且在第二方向y上以第一高度h1为单位逐渐升高的台阶结构。第一堆叠部分s3a的第二向下成台阶的区域sda2可以具有从第一堆叠部分s3a的第二向上成台阶的区域sua2开始并且以第三高度h3为单位降低、且在第一方向x上以第二高度h2为单位逐渐降低的台阶结构。在第一堆叠部分s3a的第一向下成台阶的区域sda1与第一堆叠部分s3a的第二向下成台阶的区域sda2之间在第二方向y上的台阶差可以是第三高度h3。

第二堆叠部分s3b可以具有有与第一堆叠部分s3a相同或类似的台阶结构的台阶区域。例如，第二堆叠部分s3b可以包括分别对应于第一堆叠部分s3a的第一向上成台阶的区域sua1和第二向上成台阶的区域sua2的第一向上成台阶的区域sub1和第二向上成台阶的区域sub2。第二堆叠部分s3b可以包括分别对应于第一堆叠部分s3a的第一向下成台阶的区域sda1和第二向下成台阶的区域sda2的第一向下成台阶的区域sdb1和第二向下成台阶的区域sdb2。

第二堆叠部分s3b的第一向上成台阶的区域sub1可以具有从第一堆叠部分s3a的第一向下成台阶的区域sda1开始并且以第三高度h3为单位降低、在第一方向x上以第二高度h2为单位逐渐升高并且在第二方向y上以第一高度h1为单位逐渐升高的台阶结构。第二堆叠部分s3b的第二向上成台阶的区域sub2可以具有从第一堆叠部分s3a的第二向下成台阶的区域sda2开始并且以第三高度h3为单位降低、且在第一方向x上以第一高度h2为单位逐渐升高的台阶结构。在第二堆叠部分s3b的第一向上成台阶的区域sub1与第二堆叠部分s3b的第二向上成台阶的区域sub2之间在第二方向y上的台阶差可以是第三高度h3。

第二堆叠部分s3b的第二向下成台阶的区域sdb2可以具有从第二堆叠部分s3a的第二向上成台阶的区域sub2开始并且以第三高度h3为单位降低、且以第二高度h2为单位逐渐降低的台阶结构。

第二堆叠部分s3b的第一向下成台阶的区域sdb1可以具有从第二堆叠部分s3b的第一向上成台阶的区域sub1开始并且以第三高度h3为单位降低、在第一方向x上以第二高度h2为单位逐渐降低并且在第二方向y上以第一高度h1为单位逐渐升高的台阶结构。在第二堆叠部分s3b的第一向下成台阶的区域sdb1与第二堆叠部分s3b的第二向下成台阶的区域sdb2之间在第二方向y上的台阶差可以是第三高度h3。

在实施方式中，第三堆叠区域s3被示出为包括第一堆叠部分s3a和第二堆叠部分s3b，但是其示例性实施方式不限于此。例如，第三堆叠区域s3可以包括具有彼此相同的趋势的台阶结构的第一堆叠部分s3a和第二堆叠部分s3b中仅一个堆叠部分，或者还可以包括设置在第一堆叠部分s3a和第二堆叠部分s3b之间的具有与第一堆叠部分s3a相同的趋势的台阶结构的一个或更多个堆叠部分。

第三堆叠区域s3的所述多个堆叠部分可以包括邻近第二堆叠区域s2的第一堆叠部分s3a以及位于在第一方向上从第一堆叠部分s3a起的第n个位置处的第n个堆叠部分，第一堆叠部分s3a可以包括向上成台阶的区域，在该向上成台阶的区域中定位从第二堆叠区域s2开始并且以第三高度h3为单位降低、然后以第二高度h2为单位升高的焊盘区域p，第n个堆叠部分可以包括向上成台阶的区域，在该向上成台阶的区域中定位从第(n-1)个堆叠部分的向下成台阶的区域开始并且以第三高度h3为单位降低、然后以第二高度h2为单位升高的焊盘区域，且‘n’可以是大于2的正整数。

在一示例性实施方式中，在第一堆叠部分s3a和第二堆叠区域s2之间以第三高度h3为单位降低的区域的斜率可以不同于在第(n-1)个堆叠部分和第n个堆叠部分之间以第三高度h3为单位降低的区域的斜率。

第四堆叠区域s4可以包括第四台阶区域sa4。第四台阶区域sa4可以包括具有以第一高度h1为单位变化的台阶结构的第一向下成台阶的区域sd4a和第二向下成台阶的区域sd4b。第四堆叠区域s4的第四台阶区域sa4的第一向下成台阶的区域sd4a可以是在第一方向x上以第一高度h1为单位降低并且同时在第二方向y上以第一高度h1为单位升高的台阶结构。第四堆叠区域s4的第四台阶区域sa4的第二向下成台阶的区域sd4b可以设置在比第四堆叠区域s4的第一向下成台阶的区域sd4a高的水平，并且可以是在第一方向x上以第一高度h1为单位降低的台阶结构。

堆叠结构160的栅极图案158可以包括：在第三堆叠区域s3中的第一堆叠部分s3a的第一向上成台阶的区域sua1，具有在其中设置和形成在第一方向x上以第二高度h2为单位升高的焊盘区域p的台阶结构；和在第三堆叠区域s3中的第一堆叠部分s3a的第一向下成台阶的区域sda1，具有在其中设置和形成在第一方向x上以第二高度h2为单位降低的焊盘区域p的台阶结构。

在下文，将参考图7a和图7b描述中间栅极图案158m。包括形成在第三堆叠区域s3中的第一堆叠部分s3a的第一向下成台阶的区域sda1的焊盘区域p的中间栅极图案可以被定义为第一栅极组158g1，包括形成在第三堆叠区域s3中的第一堆叠部分s3a的第一向上成台阶的区域sua1的焊盘区域p的中间栅极图案可以被定义为第二栅极组158g2。因此，第二栅极组158g2可以设置在第一栅极组158g1上。将参考图6a和图6b、图7a和图7b描述中间栅极图案158m，其可以包括第一栅极组158g1和第二栅极组158g2。图7a是示意性地示出位于第一块分隔结构169a1和第二块分隔结构169a2之间而没有区分焊盘区域p的中间栅极图案158m。图7b是示出第一栅极组158g1和第二栅极组158g2的分解透视图。图8a是示出位于第二栅极组158g2的上部分中的四个栅极图案158g2u的分解透视图。图8b是示出位于第二栅极组158g2的中间部分中的四个栅极图案158g2m的分解透视图。图8c是示出位于第二栅极组158g2的下部分中的四个栅极图案158g2l的分解透视图。

参考图7a、图7b、图8a、图8b和图8c，位于第一块分隔结构169a1和第二块分隔结构169a2之间的中间栅极图案158m可以包括第一栅极部分gp1、第二栅极部分gp2以及电连接存在于相同平面的第一栅极部分gp1和第二栅极部分gp2的连接图案158i。在一示例性实施方式中，连接图案158i可以包括第一连接图案158ia、第二连接图案158ib和第三连接图案158ic。

中间栅极图案158m的第二栅极部分gp2可以包括在第二方向y上彼此间隔开的多个线图案lp。例如，第二栅极部分gp2可以由彼此平行的四个线图案lp组成。连接图案158i可以电连接位于相同平面且彼此相邻的所述多个线图案lp。

在第一栅极部分gp1、第二栅极部分gp2和连接图案158i当中，位于彼此相同的平面上的第一栅极部分、第二栅极部分和连接图案中的每个可以是将被电连接到例如字线(图1a和图1b中的wl)的中间栅极图案。

第一栅极组158g1和第二栅极组158g2中的每个可以包括第一栅极部分gp1、第二栅极部分gp2和连接图案158i。

在第一栅极组158g1中，在第三堆叠区域s3中形成第一堆叠部分s3a的第一向下成台阶的区域sda1的焊盘区域p可以被定义为第一焊盘区域p1，在第三堆叠区域s3中形成第一堆叠部分s3a的第一向上成台阶的区域sua1的焊盘区域p可以被定义为第二焊盘区域p2。

第一栅极组158g1的第一栅极部分gp1可以在第一方向x上比第一栅极组158g1的第二栅极部分gp2延伸得更远。第一栅极组158g1的第二栅极部分gp2可以包括在第二方向y上彼此间隔开的多个线图案lpa。

第一栅极组158g1的第二栅极部分gp2可以包括第一焊盘区域p1。第一焊盘区域p1可以设置为形成在第一方向x上以第二高度h2为单位降低并且在第二方向y上以第一高度h1为单位升高的台阶结构，如上所述。

第二栅极组158g2的第一栅极部分gp1可以在第一方向x上比第二栅极组158g2的第二栅极部分gp2延伸得更远。第二栅极组158g2的第二栅极部分gp2可以包括第二焊盘区域p2。第二焊盘区域p2可以设置为形成在第一方向x上以第二高度h2为单位升高的台阶结构，如上所述。

第二栅极组158g2的第二栅极部分gp2可以包括在第二方向y上彼此间隔开的线图案lp。第二栅极组158g2的第二栅极部分gp2的线图案lp包括线部分lpb1和面对线部分lpb1的连接部分lpb2。

第二栅极组158g2的连接图案158i可以包括使第二栅极组158g2的线部分lpb1和第一栅极部分gp1彼此电连接的第一连接图案158ia、以及电连接第二栅极组158g2的连接部分lpb2和第二栅极组158g2的第一栅极部分gp1的第二连接图案158ib。第二栅极组158g2的连接部分lpb2可以具有第二焊盘区域p2。

在第一方向x上设置的第二焊盘区域p2当中，位于相对低水平的第二焊盘区域p2与第二连接图案158ib之间的距离可以比位于相对高水平的第二焊盘区域p2与第二连接图案158ib之间的距离长。

接着，将参考图9描述具有位于第二堆叠区域s2中的焊盘区域p的中间栅极图案158m的一示例性实施方式。图9是示出具有位于第二堆叠区域s2中的焊盘区域p的中间栅极图案158m当中的位于相对低水平的中间栅极图案158m的透视图。

参考图6a、图6b、图7a、图7b和图9，具有位于第二堆叠区域s2中的焊盘区域p的中间栅极图案158m可以包括如上所述的第一栅极部分gp1、在竖直方向z上堆叠且彼此间隔开的第二栅极部分gp2、以及电连接存在于相同平面的第一栅极部分gp1和第二栅极部分gp2的连接图案158i。位于第二堆叠区域s2中的具有焊盘区域p的中间栅极图案158m的第二栅极部分gp2可以包括在第二方向y上彼此间隔开的线图案lpc。

在位于第二堆叠区域s2中的具有焊盘区域p的中间栅极图案158m中，第一栅极部分gp1和第二栅极部分gp2可以通过连接图案158i当中的第一连接图案158ia彼此电连接。

在位于第二堆叠区域s2中的具有焊盘区域p的中间栅极图案158m当中，线图案lpc可以具有在第二方向y上以第一高度h1为单位逐渐升高的焊盘区域p3a、p3b、p3c和p3d，第一栅极部分gp1可以具有位于与线图案lpc当中的邻近第一栅极部分gp1的线图案lpc的焊盘区域p3d相同高度水平的焊盘区域p3e。

再次参考图6a和图6b以及图2至图4d，如上所述，可以包括在第一方向x上从第一区域a1到第二区域a2以第三高度h3为单位降低的部分。例如，第一堆叠部分s3a的第一向上成台阶的区域sua1可以从第二堆叠区域s2的一部分开始，以第三高度h3为单位降低，且在第一方向x上以第二高度h2为单位逐渐升高，第一堆叠部分s3a的第一向下成台阶的区域sda1可以从第一堆叠部分s3a的第一向上成台阶的区域sua1开始，以第三高度h3为单位降低，且在第一方向x上以第二高度h2为单位逐渐降低。此外，第二堆叠部分s3b的第一向上成台阶的区域sub1可以从第一堆叠部分s3a的第一向下成台阶的区域sda1开始，以第三高度h3为单位降低，且在第一方向x上以第二高度h2为单位逐渐升高，第二堆叠部分s3b的第二向下成台阶的区域sdb2可以从第二堆叠部分s3a的台阶区域sub2开始，以第三高度h3为单位降低，且以第二高度h2为单位逐渐降低。

因此，具有第三高度h3的第一侧壁sw1可以形成在一部分第二堆叠区域s2与第一堆叠部分s3a的第一向上成台阶的区域sua1之间，具有第三高度h3的第二侧壁sw2可以形成在第一堆叠部分s3a的第一向上成台阶的区域sua1与第一堆叠部分s3a的第一向下成台阶的区域sda1之间，具有第三高度h3的第三侧壁sw3可以形成在第一堆叠部分s3a的第一向下成台阶的区域sda1与第二堆叠部分s3b的第一向上成台阶的区域sub1之间，具有第三高度h3的第四侧壁sw4可以形成在第二堆叠部分s3b的第一向上成台阶的区域sub1与第二堆叠部分s3b的第一向下成台阶的区域sdb1之间。

第一堆叠部分s3a的向上成台阶的区域sua可以具有在其中设置在第一方向x上以第二高度h2为单位升高的焊盘区域p的台阶结构，第二堆叠部分s3b的向上成台阶的区域sub可以具有在其中设置在第一方向x上以第二高度h2为单位升高的焊盘区域p的台阶结构。

在描述根据本公开的一实施方式的三维半导体器件的修改示例或其它示例中，可以省略与上述内容重叠的描述或者可以省略能够从上述描述已知的描述，并且遍及所有实施方式将主要描述修改部分。

在一示例性实施方式中，构成第一堆叠部分s3a的向上成台阶的区域sua的焊盘区域p可以具有在第一方向x上彼此相同的宽度，构成第二堆叠部分s3b的向上成台阶的区域sub的焊盘区域p可以具有在第一方向x上彼此相同的宽度，但是其示例性实施方式不限于此。参考图10和图11，将描述构成第一堆叠部分s3a的向上成台阶的区域sua的焊盘区域p的修改实施方式以及构成第二堆叠部分s3b的向上成台阶的区域sub的焊盘区域p的修改实施方式。

图10是示出构成第一堆叠部分s3a的向上成台阶的区域sua的焊盘区域p的一修改实施方式和构成第二堆叠部分s3b的向上成台阶的区域sub的焊盘区域p的一修改实施方式的平面图，图11是示出一区域的沿图10中的线ia-ia'截取的剖视图。参考图10和图11，在描述构成第一堆叠部分s3a的向上成台阶的区域sua的焊盘区域p的一修改实施方式和构成第二堆叠部分s3b的向上成台阶的区域sub的焊盘区域p的一修改实施方式中，将在没有另外说明的情况下通过引用它们直接说明以上描述的组件。

参考图10和图11，第一堆叠部分s3a的向上成台阶的区域sua可以包括在第一方向x上以第二高度h2为单位升高的焊盘区域p，第二堆叠部分s3b的向上成台阶的区域sub可以包括在第一方向x上以第二高度h2为单位升高的焊盘区域p。

在第一堆叠部分s3a的在第一方向x上以第二高度h2为单位升高的向上成台阶的区域sua的焊盘区域p当中，位于最低高度水平的最下面的焊盘区域p2l和位于最高高度水平的最上面的焊盘区域p2u可以在第一方向x上具有比剩余的焊盘区域p2m宽的宽度。

以与以上类似的方式，在第二堆叠部分s3b的在第一方向x上以第二高度h2为单位升高的向上成台阶的区域sub的焊盘区域p当中，位于最低高度水平的最下面的焊盘区域p2l'和位于最高高度水平的最上面的焊盘区域p2u'可以在第一方向x上具有比剩余的焊盘区域p2m'宽的宽度。

如上所述，可以布置形成在一部分第二堆叠区域s2与第一堆叠部分s3a的第一向上成台阶的区域sua1之间的具有第三高度h3的第一侧壁sw1、形成在第一堆叠部分s3a的第一向上成台阶的区域sua1与第一堆叠部分s3a的第一向下成台阶的区域sda1之间的具有第三高度h3的第二侧壁sw2、形成在第一堆叠部分s3a的第一向下成台阶的区域sda1与第二堆叠部分s3b的第一向上成台阶的区域sub1之间的具有第三高度h3的第三侧壁sw3、和形成在第二堆叠部分s3b的第一向上成台阶的区域sub1与第二堆叠部分s3b的第一向下成台阶的区域sdb1之间的具有第三高度h3的第四侧壁sw4。

在一示例性实施方式中，第一至第四侧壁sw1、sw2、sw3和sw4可以具有相同的侧壁斜率或可以在第一方向x上具有相同的宽度。

在一修改实施方式中，第一至第四侧壁sw1、sw2、sw3和sw4中的至少两个侧壁可以具有不同的侧壁斜率或可以具有第一方向x的不同宽度。在下文，将分别参考图12和图13描述具有不同的侧壁斜率或在第一方向x上具有不同宽度的修改侧壁的一示例性实施方式。图12和图13是示意性地示出第一侧壁sw1的修改第一侧壁和第三侧壁sw3的修改第三侧壁的局部放大剖视图。

首先，参考图12，修改的第一侧壁sw1'的底部分的在第一方向x上的宽度w1'可以比修改的第三侧壁sw3'的底部分在第一方向x上的宽度w2'宽。修改的第三侧壁sw3'可以具有比修改的第一侧壁sw1'陡的斜率。

在一修改实施方式中，在图6a的第一堆叠部分s3a与图6a的第二堆叠区域s2之间以第三高度h3为单位降低的区域的斜率可以是图12的修改的第一侧壁sw1'的斜率，在图6a的第一堆叠部分s3a与图6a的第二堆叠部分s3b之间以第三高度h3为单位降低的区域的斜率可以是图12的修改的第三侧壁sw3'的斜率。

接着，参考图13，修改的第一侧壁sw1”的底部分在第一方向x上的宽度w1”可以比修改的第三侧壁sw3”的底部分在第一方向x上的宽度w2”窄。修改的第一侧壁sw1”可以具有比修改的第三侧壁sw3”陡的斜率。

在一修改实施方式中，在图6a的第一堆叠部分s3a与图6a的第二堆叠区域s2之间以第三高度h3为单位降低的区域的斜率可以是图13的修改的第一侧壁sw1”的斜率，在图6a的第一堆叠部分s3a与图6a的第二堆叠部分s3b之间以第三高度h3为单位降低的区域的斜率可以是图13的修改的第三侧壁sw3”的斜率。

参考图6a和图6b以及图2至图4d，第三堆叠区域s3被示出为包括两(2)个堆叠部分s3a和s3b，但是其示例性实施方式不限于此。例如，第三堆叠区域s3可以包括两(2)个以上的多个堆叠部分。将参考图14描述包括多个堆叠部分的第三堆叠区域s3的修改实施方式。图14是示出包括包含多个堆叠部分的可修改的第三堆叠区域s3'的三维半导体器件的示意性透视图。

参考图14，第三堆叠区域s3'可以包括第一堆叠部分s3a1、第二堆叠部分s3b1、第三堆叠部分s3a2、第四堆叠部分s3b2、第五堆叠部分s3a3、第六堆叠部分s3b3、第七堆叠部分s3a4和第八堆叠部分s3b4。第一、第三、第五和第七堆叠部分s3a1、s3a2、s3a3和s3a4可以包括具有在第一方向x上以第二高度h2为单位升高的台阶结构的向上成台阶的区域，第二、第四、第六和第八堆叠部分s3b1、s3b2、s3b3和s3b4可以包括具有在第一方向x上以第二高度h2为单位降低的台阶结构的向下成台阶的区域。第三堆叠区域s3'的向上成台阶的区域和向下成台阶的区域能够从以上描述的第三堆叠区域s3的向上成台阶的区域和向下成台阶的区域理解。因此，将省略第三堆叠区域s3'的向上成台阶的区域和向下成台阶的区域的详细描述。

再次参考图2至图9，第一栅极部分gp1可以是从第一区域a1延伸到第二区域a2中的单线形式，但是其示例性实施方式不限于此。例如，第一栅极部分gp1可以被修改为可以由彼此间隔开的多个第一线图案组成的第一栅极部分。如上所述，将参考图15a至图16b描述包括可以由多个第一线图案组成的第一栅极部分的半导体器件的示例性实施方式。在图15a至图16b中，图15a是示出根据本公开的一实施方式的三维半导体器件的概念平面图，图15b示出根据本公开的一实施方式的三维半导体器件的概念平面图，图16a是示出一区域的沿图15a中的线v-v'截取的剖视图，图16b是示出一区域的沿图15a中的线vi-vi'截取的剖视图。

参考图15a至图16b，参考图2至图9描述的中间栅极图案158m的第一栅极部分gp1可以是从第一区域a1延伸到第二区域a2中的单线形式。以上描述的中间栅极图案158m可以被修改为包括包含多个第一线图案lp1a和lp1b的第一栅极部分gp1a的中间栅极图案258m，如图15a至图16b所示。例如，中间栅极图案258m可以包括彼此平行的一对第一线图案lp1a和lp1b。

中间栅极图案258m可以包括平行于第一栅极部分gp1a的第二栅极部分gp2a。第二栅极部分gp2a可以包括多个第二线图案lp2。中间栅极图案258m的第一和第二线图案lp1a、lp1b和lp2可以通过连接图案258i彼此连接。

可以设置包括中间栅极图案258m的每个堆叠结构260。每个堆叠结构260可以包括栅极图案258，该栅极图案258包括中间栅极图案258m、在比中间栅极图案258m的位置低的位置的下栅极图案258l、以及在比中间栅极图案258m的位置高的位置的上栅极图案258ua和258ub。每个堆叠结构260可以包括与栅极图案258交替地重复堆叠的层间绝缘层114。

可以设置分隔结构269，其可以对应于以上描述的分隔结构169。分隔结构269可以包括对应于以上描述的块分隔结构169a的块分隔结构269a以及对应于以上描述的虚设分隔结构169b的虚设分隔结构269b。块分隔结构269a可以包括第一块分隔结构269a1以及在第一块分隔结构269a1的两个侧表面的第二块分隔结构269a2。

位于所述一对相邻的第一块分隔结构269a1和第二块分隔结构269a2之间的中间栅极图案258m可以包括包含第一线图案lp1a和lp1b的第一栅极部分gp1a、包含第二线图案lp2的第二栅极部分gp2a、以及电连接位于相同平面的第一栅极部分gp1a和第二栅极部分gp2a的连接图案258i。以与以上描述的连接图案158i类似的方式，连接图案258i可以设置在虚设分隔结构269b的彼此面对的端部分之间。

中间栅极图案258m的位于一对相邻的第一块分隔结构269a1和第二块分隔结构269a2之间的第一栅极部分gp1a可以连接到第一线图案lp1a和lp1b，并且可以如图17a至图18b所示地修改，但是其示例性实施方式不限于此。图17a是示出根据本公开的一实施方式的三维半导体器件的概念平面图，图17b是示意性地示出位于第一和第二块分隔结构之间而不区分焊盘区域的中间栅极图案的平面图，图18a是示出一区域的沿图17a中的线va-va'截取的剖视图，图18b是示出一区域的沿图17a中的线via-via'截取的剖视图。

参考图17a至图18b，包括如参考图15a至图16b描述的彼此邻近的第一线图案lp1a和lp1b的第一栅极部分gp1a可以修改为包括彼此间隔开的第一线图案lp1a'和lp1b'的第一栅极部分gp1a'，如图17a至图18b中那样。如参考图15a至图16b所述的第二栅极部分gp2a的第二线图案lp2可以设置在第一栅极部分gp1a'的彼此间隔开的第一线图案lp1a'和lp2a'之间。在如上所述的相邻的第一块分隔结构269a1和第二块分隔结构269a2之间的位于相同平面的第一和第二线图案lp1a'、lp1b'和lp2可以通过如上所述的连接图案258i彼此电连接。

以上参考图3a至图18b描述的下结构40可以修改为包括第一基板、在第一基板上的外围电路结构和在外围电路结构上的第二基板。将参考图19至图26b描述包括下结构40'的半导体器件的修改实施方式，其可以如上所述地修改。

参考图19至图26b，下结构40'可以包括第一基板10、在第一基板10上的外围电路结构20和在外围电路结构20上的第二基板30。外围电路结构20可以包括包含外围焊盘22p的外围布线22和覆盖外围布线22的外围绝缘层24。第一基板10可以是半导体基板。第二基板30可以是可以由多晶硅形成的半导体基板。可以设置穿过第二基板30的间隙填充绝缘层32。间隙填充绝缘层32可以包括硅氧化物。

将参考图19至图26b当中的图19和图20描述根据本公开的一实施方式的三维半导体器件的一修改实施方式。图19是示出根据本公开的一实施方式的三维半导体器件的概念平面图，图20是示出一区域的沿图19中的线vii-vii'截取的剖视图。

参考图19和图20，绝缘区域310可以设置在第二基板30上。绝缘区域310可以交叠间隙填充绝缘层32并且可以向上延伸以穿过堆叠结构160。绝缘区域310可以由绝缘材料诸如硅形成。例如，绝缘区域310可以是由诸如硅氧化物的材料形成的绝缘柱的形式。

在一示例性实施方式中，虚设分隔结构169b的一部分可以围绕绝缘区域310的侧表面。

在一示例性实施方式中，当在垂直方向上看时，绝缘区域310可以设置在中间栅极图案158m当中的中间栅极图案的焊盘区域与上栅极图案158ua和158ub(其可以是以上描述的字线)的焊盘区域之间。

可以设置接触外围焊盘22p并且向上延伸以穿过绝缘区域310的外围接触结构320。外围接触插塞330可以设置在外围接触结构320上。外围连接布线340可以设置在外围接触插塞330上。在一示例性实施方式中，外围连接布线340可以是栅极连接布线。

接着，将参考图21和图22描述根据本公开的一实施方式的三维半导体器件的一修改实施方式。图21是示出根据本公开的一实施方式的三维半导体器件的概念平面图，图22是示出一区域的沿图21中的线viii-viii'截取的剖视图。

参考图21和图22，如上所述，可以设置第一块分隔结构169a1和在第一块分隔结构169a1的两侧的第二块分隔结构169a2。在第二区域a2中，如上所述，虚设分隔结构169b可以设置在任一个第二块分隔结构169a2与第一块分隔结构169a1之间，以及在任一个第二块分隔结构169a2与第一块分隔结构169a1之间，可以省略如上所述的虚设分隔结构169b，但是可以设置绝缘区域310'。

绝缘区域310'可以包括位于与栅极图案158相同高度处的虚设栅极图案105。虚设栅极图案105可以由绝缘材料诸如硅氮化物形成。因此，在绝缘区域310'中，层间绝缘层114和虚设栅极图案105可以交替且重复地堆叠。

在绝缘区域310'中，层间绝缘层114可以被称为第一绝缘层，虚设栅极图案105可以被称为第二绝缘层。

可以设置接触外围焊盘22p并且向上延伸以穿过绝缘区域310的外围接触结构320。外围接触插塞330可以设置在外围接触结构320上。连接布线340可以设置在外围接触插塞330上。在一示例性实施方式中，外围连接布线340可以是栅极连接布线。

栅极接触结构315可以设置在以上描述的栅极图案158的焊盘区域p上。栅极接触插塞335可以设置在栅极接触结构315上。连接布线340可以设置在栅极接触插塞335上。连接布线340可以电连接栅极图案158和外围布线22。

接着，将参考图23、图24a、图24b、图25a、图25b、图25c、图26a和图26b描述根据本公开的一实施方式的三维半导体器件的一修改实施方式。图23是示出根据本公开的一实施方式的三维半导体器件的概念平面图，图24a是图23中的部分‘b1’的放大图，图24b是图23中的部分‘b2’的放大图，图25a是示出一区域的沿图24a中的线ix-ix'截取的剖视图，图25b是示出一区域的沿图24a中的线x-x'截取的剖视图，图25c是示出一区域的沿图24a中的线xi-xi'截取的剖视图，图26a是示出一区域的沿图24b中的线xii-xii'截取的剖视图，图26b是示出一区域的沿图24b中的线xiii-xiii'截取的剖视图。

参考图23至图26b，在每个上述堆叠结构160的第一向上成台阶的区域(图6a中的sua1和sub1)中，沿第一方向x的最下面的焊盘区域p可以通过修改其在第一方向x上的长度以使其增大而被修改为下焊盘区域pb。在每个上述第一向上成台阶的区域(图6a中的sua1和sub1)中，沿第一方向x的最上面的焊盘区域p可以通过修改其在第一方向x上的长度以使其增大而被修改为上焊盘区域pt。

可以设置穿过下焊盘区域pb和栅极图案158的第一绝缘区域310a，该栅极图案158在比下焊盘区域pb的位置低的位置。第一绝缘区域310a可以交叠穿过第二基板30的间隙填充绝缘层32。

可以设置穿过上焊盘区域pt和栅极图案158的第二绝缘区域310b，该栅极图案158在比上焊盘区域pt的位置低的位置。第二绝缘区域310b可以交叠穿过第二基板30的间隙填充绝缘层32。

在一示例性实施方式中，第一绝缘区域310a和第二绝缘区域310b可以形成为诸如硅氧化物的绝缘材料的柱的形式，但是其示例性实施方式不限于此。例如，当第一绝缘区域310a和第二绝缘区域310b由绝缘材料形成时，第一绝缘区域310a和第二绝缘区域310b可以被考虑为在本公开的技术范围内。例如，第一绝缘区域310a和第二绝缘区域310b中的每个可以包括交替且重复地堆叠的绝缘层。

外围接触结构320的一部分可以接触外围焊盘22p并且可以向上延伸以穿过间隙填充绝缘层32和第一绝缘区域310a，并且外围接触结构320的一部分可以接触外围焊盘22p并且可以向上延伸以穿过间隙填充绝缘层32和第二绝缘区域310b。

如上所述，栅极接触结构315可以设置在栅极图案158的焊盘区域p上。栅极接触结构315的一部分可以设置在下焊盘区域pb上，其一部分可以设置在上焊盘区域pt上。

在一示例性实施方式中，虚设分隔结构169b可以包括在第二方向y上延伸以围绕第一绝缘区域310a的侧表面和第二绝缘区域310b的侧表面的部分169b'。

在一示例性实施方式中，围绕第二绝缘区域310b的侧表面的虚设分隔结构169b和169b'可以与上焊盘区域pt中的其它虚设分隔结构169b间隔开。因此，在上焊盘区域pt中，可以设置连接图案158i。在上焊盘区域pt中，在第一方向x上布置的连接图案158i可以彼此相对，其中第二绝缘区域310b插置在其间。

接着，将参考图27a至图27e描述形成如图14中描述的堆叠结构160的堆叠区域s1、s2、s3'和s4的台阶结构的方法。图27a至图27e是示出在上述堆叠结构160中形成中间栅极图案158m和上栅极图案158ua和158ub的焊盘区域p的台阶结构的方法的概念透视图。

参考图27a，可以形成模制结构460。可以在以上描述的下结构40上形成模制结构460。在以上描述的堆叠结构160包括下栅极图案158l的情况下，可以形成具有与下栅极图案158l相同形状的图案，然后可以形成模制结构460。模制结构460可以包括交替且重复地堆叠的层间绝缘层410和栅极层420。

层间绝缘层410可以由硅氧化物形成。

在一示例性实施方式中，栅极层420可以由导电材料诸如n或p型掺杂硅、金属氮化物(例如，tin等等)、金属硅化物(例如，tisi、wsi等等)和金属(例如，w等等)或其组合中的其中一种形成。

在另一示例中，除层间绝缘层410以外，栅极层420可以由绝缘材料例如硅氮化物形成。

参考图27b，在以上描述的第二区域a2中，可以图案化模制结构460以形成以第一高度h1为单位降低的台阶结构。可以形成在从以上描述的第一区域a1到第二区域a2所涉及的区域中以第一区域h1为单位降低的台阶结构，以及在第二区域a2的中心区域中具有方形环形状、与上述台阶结构间隔开且以第一高度h1为单位降低的台阶结构。

第一高度h1可以指的是在一个栅极层420的上表面和在垂直方向z上与其相邻的另一栅极层420的上表面之间的高度。

参考图27c，通过图案化具有方形环形状并且以第一高度h1为单位降低的上述台阶结构，可以形成向下成台阶的区域460d和向上成台阶的区域460u，其可以在第一方向x上交替且重复地布置。向下成台阶的区域460d和向上成台阶的区域460u，其可以交替且重复地布置，可以从向下成台阶的区域460d开始且结束于另一向下成台阶的区域460d。

在一示例性实施方式中，可以在第一方向x上交替且重复地布置的向下成台阶的区域460d和向上成台阶的区域460u的数目越大，栅极图案158的堆叠层的数目可以越大。

向下成台阶的区域460d可以在第一方向x上以大于第一高度h1的第二高度h2为单位逐渐降低，向上成台阶的区域460u可以以第二高度h2为单位逐渐升高。

参考图27d，在可以在第一方向x上交替且重复地布置的向下成台阶的区域460d和向上成台阶的区域460u中，可以图案化模制结构460，使得向下成台阶的区域460d与向上成台阶的区域460u之间的台阶差可以在第一方向x上以大于第二高度h2的第三高度h3为单位形成。

参考图27e，在可以在第一方向x上交替且重复地布置的向下成台阶的区域460d和向上成台阶的区域460u当中的从第一向上成台阶的区域460u到模制结构460的端部所涉及的区域中，可以以第三高度h3为单位蚀刻在从第一向上成台阶的区域460u到模制结构460的端部所涉及的区域的中心部分的两侧。因此，可以形成与如图14中所描述的堆叠结构160的堆叠区域s1、s2、s3'和s4的台阶结构相同的台阶结构。

根据本公开的实施方式，通过提供以新的台阶结构布置的焊盘区域，可以增大在垂直方向上堆叠的栅极数目。因此，可以提供能够改善集成度的三维半导体器件。

虽然以上已经显示和描述了示例实施方式，但是对本领域的技术人员而言，明显的是，可以在不脱离如权利要求限定的本公开的范围的情况下进行修改和变化。

本申请要求享有2018年10月25日在韩国知识产权局提交的韩国专利申请第10-2018-0128403号的优先权权益，其公开通过引用被整体合并于此。