一种位线结构及半导体存储器的制作方法

本实用新型涉及半导体存储技术领域，更为具体的说，涉及一种位线结构及半导体存储器。

背景技术：

现今，计算机、手机等电子设备都离不开存储器，存储器即能够存储数据且根据地址码可以读出其中数据的一种器件，存储器分为磁存储器和半导体存储器两大类。其中，半导体存储器的基本结构就是存储单元阵列及其它电路，存储单元阵列是半导体存储器的主体，各个存储单元处在字线与位线的交点上，用以存储数据；其它就是输入端的地址码缓存器、行译码器、读出放大器、列译码器和输出缓冲器等组成。在半导体存储器读出其中数据时，首先需通过地址码缓冲器把地址码信号送入到行译码器、并进入到字线，再由行译码器选出一个字线，然后把一个位线上得到的数据通过读出放大器进行放大，并有列译码器选出其中一个读出放大器，把放大了的信号通过多路输出缓冲器而输出。在写入数据时，首先需要把数据送给由列译码器选出的位线，然后再存入到位线与字线相交的存储单元中。

由于半导体存储器具有尺寸小、功能多、制造成本低等诸多优点，现今半导体存储器被广泛应用于电子产业中。虽然半导体存储器具有上述诸多优点，但是其制程繁琐，有待提高。

技术实现要素：

有鉴于此，本实用新型提供了一种位线结构及半导体存储器，有效解决现有存在的技术问题，缩减了半导体存储器的制程，降低了制作成本。

为实现上述目的，本实用新型提供的技术方案如下：

一种位线结构，包括：

基底；

位于所述基底上的多条位线，其中，所述位线包括自所述基底起依次叠加设置的接触层和导线层，所述接触层在所述基底上的垂直投影位于所述导线层在所述基底上的垂直投影内，且所述接触层的在横截面的宽度小于所述导线层的在横截面的宽度。

可选的，所述位线结构还包括：包裹所述接触层侧面的辅助层。

可选的，所述辅助层为氧化层。

可选的，所述氧化层的材质为sio2。

可选的，所述辅助层与所述接触层在横截面的总宽度较所述导线层的在横截面的宽度的比例范围为0.9-1.1。

可选的，所述导线层包括自所述接触层起依次叠加的第一位线导电子层、第二位线导电子层和位线盖膜子层。

相应的，本实用新型还提供了一种半导体存储器，包括：

衬底，所述衬底包括有器件隔离层限定的多个有源区；

位于所述衬底具有器件隔离层一侧上的绝缘层，所述绝缘层上形成有多个位线接触槽，所述位线接触槽裸露所述有源区；

形成于所述绝缘层背离所述衬底一侧表面的多条第一位线，及形成于所述位线接触槽内的第二位线，其中，所述第一位线和所述第二位线均包括自所述衬底一侧起依次叠加设置的接触层和导线层，所述接触层在所述衬底上的垂直投影位于所述导线层在所述衬底上的垂直投影内，且所述接触层的在横截面的宽度小于所述导线层的在横截面的宽度。

可选的，所述半导体存储器还包括：包裹所述接触层侧面的辅助层。

可选的，所述辅助层为氧化层。

可选的，所述氧化层的材质为sio2。

可选的，所述辅助层与所述接触层在横截面的总宽度较所述导线层的在横截面的宽度的比例范围为0.9-1.1。

可选的，所述导线层包括自所述接触层起依次叠加的第一位线导电子层、第二位线导电子层和位线盖膜子层。

可选的，所述第二位线的接触层背离所述衬底一侧的顶面高于所述绝缘层背离所述衬底一侧表面。

可选的，所述第二位线的接触层背离所述衬底一侧的顶面与所述第一位线的接触层背离所述衬底一侧的顶面齐平。

可选的，所述第一位线的导线层背离所述衬底一侧的顶面与所述第二位线的导线层背离所述衬底一侧的顶面齐平。

相较于现有技术，本实用新型提供的技术方案至少具有以下优点：

本实用新型提供了一种位线结构及半导体存储器，包括：基底；位于所述基底上的多条位线，其中，所述位线包括自所述基底起依次叠加设置的接触层和导线层，所述接触层在所述基底上的垂直投影位于所述导线层在所述基底上的垂直投影内，且所述接触层的在横截面的宽度小于所述导线层的在横截面的宽度。

由上述内容可知，本实用新型提供的技术方案，在制作位线结构时将导线层作为掩膜，而后对接触层所在材料结构层进行刻蚀，最终制备得到横截面宽度小于导线层的接触层。由于将导线层作为掩膜而无需单独制备刻蚀接触层时相应掩膜层，进而缩减了位线结构的制程，亦即缩减了半导体存储器的制程，降低了制作成本。

附图说明

为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为本申请实施例提供的一种位线结构的结构示意图；

图2为本申请实施例提供的另一种位线结构的结构示意图；

图3为本申请实施例提供的又一种位线结构的结构示意图；

图4为本申请实施例提供的一种半导体存储器的结构示意图；

图5为本申请实施例提供的另一种半导体存储器的结构示意图；

图6为本申请实施例提供的又一种半导体存储器的结构示意图；

图7为本申请实施例提供的又一种半导体存储器的结构示意图；

图8为本申请实施例提供的又一种半导体存储器的结构示意图。

具体实施方式

下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

正如背景技术所述，现今，计算机、手机等电子设备都离不开存储器，存储器即能够存储数据且根据地址码可以读出其中数据的一种器件，存储器分为磁存储器和半导体存储器两大类。由于半导体存储器具有尺寸小、功能多、制造成本低等诸多优点，现今半导体存储器被广泛应用于电子产业中。虽然半导体存储器具有上述诸多优点，但是其制程繁琐，有待提高。

基于此，本申请实施例提供了一种位线结构及半导体存储器，有效解决现有存在的技术问题，缩减了半导体存储器的制程，降低了制作成本。为实现上述目的，本申请实施例提供的技术方案如下，具体结合图1至图8对本申请实施例提供的技术方案进行详细的描述。

参考图1所示，为本申请实施例提供的一种位线结构的结构示意图，其中，位线结构包括：

基底100；

位于所述基底100上的多条位线，其中，所述位线包括自所述基底起依次叠加设置的接触层210和导线层220，所述接触层210在所述基底100上的垂直投影位于所述导线层220在所述基底210上的垂直投影内，且所述接触层210的在横截面的宽度d1小于所述导线层220的在横截面的宽度d2。

在本申请一实施例中，本申请提供的基底可以包括硅基底、锗基底和/或硅锗基底等，对此本申请不作具体限制。其中，位线形成于基底上，待依次形成接触材料结构层和导线材料结构层后，首先对导线结构材料层刻蚀得到导线层，而后将导线层作为掩膜对接触材料层进行刻蚀，得到截面宽度小于导线层的接触层。

可以理解的是，本申请实施例提供的技术方案，在制作位线结构时将导线层作为掩膜，而后对接触层所在材料结构层进行刻蚀，最终制备得到横截面宽度小于导线层的接触层。由于将导线层作为掩膜而无需单独制备刻蚀接触层时相应掩膜层，进而缩减了位线结构的制程，亦即缩减了半导体存储器的制程，降低了制作成本。

进一步的，参考图2所示，为本申请实施例提供的另一种位线结构的结构示意图，其中，位线结构包括：基底100；

位于所述基底100上的多条位线，其中，所述位线包括自所述基底起依次叠加设置的接触层210和导线层220，所述接触层210在所述基底100上的垂直投影位于所述导线层220在所述基底210上的垂直投影内，且所述接触层210的在横截面的宽度d1小于所述导线层220的在横截面的宽度d2。

以及，本申请实施例提供的所述位线结构还包括：包裹所述接触层210侧面的辅助层300。

可以理解的，如图2所示，本申请实施例提供的接触层210外侧还包裹有一辅助层300，进而在后续对位线结构具有位线一侧进行材料填充400时，由于辅助层300包裹接触层210而使得导线层下方结构层宽度d3(相较于仅仅具有接触层210而无辅助层300时结构层)增加，进而减少了辅助层300外侧处(如图中虚线框处)需要被填充的区域，减小了辅助层300外侧处材料填充的难度，减少辅助层300外侧处被材料填充时出现空洞的几率，提高填充质量。

在本申请一实施例中，本申请提供的辅助层可以为氧化层。其中，本申请实施例可以通过对接触层外侧处进行氧化还原，进而得到材质为氧化物的辅助层，对此本申请不作具体限制。需要说明的是，在本申请其他实施例中，辅助层还可以为其他材质，且还可以通过其他类型工艺制作而成，对此需要根据实际应用进行具体设计。

可选的，本申请实施例提供的所述氧化层的材质为sio2。其中，本申请实施例提供的接触层的材质可以为多晶硅，进而通过对多晶硅材质的接触层外侧进行氧化还原处理，最终得到sio2材质的辅助层。

进一步的，为了提高制作效率及保证辅助层外侧处被材料填充时出现空洞的几率更低，本申请实施例提供的所述辅助层与所述接触层在横截面的总宽度较所述导线层的在横截面的宽度的比例范围为0.9-1.1，包括端点值。

参考图3所示，为本申请实施例提供的又一种位线结构的结构示意图，其中，本申请实施例提供的所述导线层220包括自所述接触层210起依次叠加的第一位线导电子层221、第二位线导电子层222和位线盖膜子层223。

在本申请一实施例中，本申请提供的第一位线导电子层和第二位线导电子层的材质可以相同或不同，对此本申请不作具体限制。其中，第一位线导电子层和第二位线导电子层中任意一位线导电子层可以包括多晶硅层、导电金属氮化物层(如氮化钛、氮化钽、氮化钨等)、金属层(如钨、钛、钽等中任意一种形成的单层或多种形成的叠层)、导电合金(如钨、钛、钽等中多种组合合金)等。以及，本申请实施例提供的位线盖膜子层可以包括但不局限于硅氮化物膜。

相应的，本申请实施例还提供了一种半导体存储器，参考图4所示，为本申请实施例提供的另一种半导体存储器的结构示意图，其中，半导体存储器包括：

衬底10，所述衬底10包括有器件隔离层11限定的多个有源区12；

位于所述衬底10具有器件隔离层11一侧上的绝缘层20，所述绝缘层20上形成有多个位线接触槽，所述位线接触槽裸露所述有源区12；

形成于所述绝缘层20背离所述衬底10一侧表面的多条第一位线31，及形成于所述位线接触槽内的第二位线32，其中，所述第一位线31和所述第二位线32均包括自所述衬底10一侧起依次叠加设置的接触层331和导线层332，所述接触层331在所述衬底10上的垂直投影位于所述导线层332在所述衬底10上的垂直投影内，且所述接触层331的在横截面的宽度d4小于所述导线层332的在横截面的宽度d5。

在本申请一实施例中，本申请提供的衬底可以包括硅衬底、锗衬底和/或硅锗衬底等，对此本申请不作具体限制。其中，器件隔离层填充于有源区之间，器件隔离层的材质为绝缘材料，如具体可以包括氧化硅、氮化硅和/或氮氧化硅等。本申请提供的位线形成于衬底上，具体可以为：待依次形成接触材料结构层和导线材料结构层后，首先对导线结构材料层刻蚀得到导线层，而后将导线层作为掩膜对接触材料层进行刻蚀，得到截面宽度小于导线层的接触层。

需要说明的是，本申请实施例提供的半导体存储器还包括字线等结构，对此与现有技术相同，故本申请不做多余赘述。

可以理解的是，本申请实施例提供的技术方案，在制作位线结构时将导线层作为掩膜，而后对接触层所在材料结构层进行刻蚀，最终制备得到横截面宽度小于导线层的接触层。由于将导线层作为掩膜而无需单独制备刻蚀接触层时相应掩膜层，进而缩减了位线结构的制程，亦即缩减了半导体存储器的制程，降低了制作成本。

进一步的，参考图5所示，为本申请实施例提供的另一种半导体存储器的结构示意图，其中，半导体存储器包括：衬底10，所述衬底10包括有器件隔离层11限定的多个有源区12；

位于所述衬底10具有器件隔离层11一侧上的绝缘层20，所述绝缘层20上形成有多个位线接触槽，所述位线接触槽裸露所述有源区12；

形成于所述绝缘层20背离所述衬底10一侧表面的多条第一位线31，及形成于所述位线接触槽内的第二位线32，其中，所述第一位线31和所述第二位线32均包括自所述衬底10一侧起依次叠加设置的接触层331和导线层332，所述接触层331在所述衬底10上的垂直投影位于所述导线层332在所述衬底10上的垂直投影内，且所述接触层331的在横截面的宽度d4小于所述导线层332的在横截面的宽度d5。

以及，本申请实施例提供的所述半导体存储器还包括：包裹所述接触层331侧面的辅助层30。

可以理解的，如图5所示，本申请实施例提供的接触层331外侧还包裹有一辅助层30，进而在后续对位线结构具有位线一侧进行材料填充40时，由于辅助层30包裹接触层331而使得导线层下方结构层宽度d6(相较于仅仅具有接触层331而无辅助层30时结构层)增加，进而减少了辅助层30外侧处(如图中虚线框处)需要被填充的区域，减小了辅助层30外侧处材料填充的难度，减少辅助层30外侧处被材料填充时出现空洞的几率，提高填充质量。

在本申请一实施例中，本申请提供的辅助层可以为氧化层。其中，本申请实施例可以通过对接触层外侧处进行氧化还原，进而得到材质为氧化物的辅助层，对此本申请不作具体限制。需要说明的是，在本申请其他实施例中，辅助层还可以为其他材质，且还可以通过其他类型工艺制作而成，对此需要根据实际应用进行具体设计。

可选的，本申请实施例提供的所述氧化层的材质为sio2。其中，本申请实施例提供的接触层的材质可以为多晶硅，进而通过对多晶硅材质的接触层外侧进行氧化还原处理，最终得到sio2材质的辅助层。

进一步的，为了提高制作效率及保证辅助层外侧处被材料填充时出现空洞的几率更低，本申请实施例提供的所述辅助层与所述接触层在横截面的总宽度较所述导线层的在横截面的宽度的比例范围为0.9-1.1，包括端点值。

参考图6所示，为本申请实施例提供的又一种半导体存储器的结构示意图，其中，本申请实施例提供的所述导线层332包括自所述接触层331起依次叠加的第一位线导电子层3321、第二位线导电子层3322和位线盖膜子层3323。

在本申请一实施例中，本申请提供的第一位线导电子层和第二位线导电子层的材质可以相同或不同，对此本申请不作具体限制。其中，第一位线导电子层和第二位线导电子层中任意一位线导电子层可以包括多晶硅层、导电金属氮化物层(如氮化钛、氮化钽、氮化钨等)、金属层(如钨、钛、钽等中任意一种形成的单层或多种形成的叠层)、导电合金(如钨、钛、钽等中多种组合合金)等。以及，本申请实施例提供的位线盖膜子层可以包括但不局限于硅氮化物膜。

参考图7所示，为本申请实施例提供的又一种半导体存储器的结构示意图，其中，本申请实施例提供的所述第二位线32的接触层331背离所述衬底10一侧的顶面高于所述绝缘层20背离所述衬底10一侧表面。

可以理解的，在绝缘层及衬底上形成位线接触槽后，可以在绝缘层一侧进行接触材料结构层的制作，其中，接触材料结构层将位线接触槽填充完全且高出绝缘层预设高度范围后，在接触材料结构层上继续制作导线材料结构层，而后分别制作接触层和导线层，最终得到位于位线接触槽内的第二位线的接触层的顶面高于绝缘层的表面。

参考图8所示，为本申请实施例提供的又一种半导体存储器的结构示意图，其中，本申请实施例提供的所述第二位线32的接触层331背离所述衬底10一侧的顶面与所述第一位线31的接触层331背离所述衬底10一侧的顶面齐平。

可以理解的，在绝缘层及衬底上形成位线接触槽后，可以在绝缘层一侧进行接触材料结构层的制作，其中，接触材料结构层为对位线接触槽填充完全且高出绝缘层预设高度的平坦结构层；在接触材料结构层上继续制作导线材料结构层，而后分别制作接触层和导线层，最终得到第一位线和第二位线的接触层的顶面齐平的结构。

如图7或8所示，在本申请一实施例中，本申请提供的所述第一位线31的导线层332背离所述衬底10一侧的顶面与所述第二位线32的导线层332背离所述衬底10一侧的顶面齐平，对此本申请不作具体限制。

本申请实施例提供了一种位线结构及半导体存储器，包括：基底；位于所述基底上的多条位线，其中，所述位线包括自所述基底起依次叠加设置的接触层和导线层，所述接触层在所述基底上的垂直投影位于所述导线层在所述基底上的垂直投影内，且所述接触层的在横截面的宽度小于所述导线层的在横截面的宽度。

由上述内容可知，本申请实施例提供的技术方案，在制作位线结构时将导线层作为掩膜，而后对接触层所在材料结构层进行刻蚀，最终制备得到横截面宽度小于导线层的接触层。由于将导线层作为掩膜而无需单独制备刻蚀接触层时相应掩膜层，进而缩减了位线结构的制程，亦即缩减了半导体存储器的制程，降低了制作成本。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本实用新型。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本实用新型的精神或范围的情况下，在其它实施例中实现。因此，本实用新型将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。