半导体存储器的制作方法

本公开涉及半导体技术领域，尤其涉及一种半导体存储器。

背景技术：

传统的半导体存储器的电路排布方式是将密集区(存储单元阵列部分)和外围电路区(外围电路部分)分布在同一水平区域内。而密集区面积占比在60％左右，这种排布方式限制了存储器存储密度的提升，即半导体存储器的面积较大，且延迟时间较长。

技术实现要素：

本公开的一个主要目的在于克服上述现有技术的至少一种缺陷，提供一种半导体存储器。

本实用新型提供了一种半导体存储器，包括：

衬底，衬底包括第一成型面和第二成型面，第一成型面和第二成型面分别位于衬底的两侧；

外围电路部分，外围电路部分的至少部分设置于第一成型面上；

存储单元阵列部分，存储单元阵列部分设置于第二成型面上；

其中，衬底上设置有第一接触通孔，第一接触通孔的两个端面分别暴露于第一成型面和第二成型面，以导通外围电路部分与存储单元阵列部分。

在本实用新型的一个实施例中，半导体存储器还包括：

基底，基底设置于外围电路部分背离衬底的一侧。

在本实用新型的一个实施例中，外围电路部分包括：

电路层，电路层设置于衬底上；

介质层，介质层设置于第一成型面上，电路层密封于介质层与衬底内；

互连层，互连层设置于介质层内，用于连接电路层；

其中，基底设置于介质层背离衬底的一侧。

在本实用新型的一个实施例中，半导体存储器还包括：

过渡层，过渡层连接于介质层与基底之间。

在本实用新型的一个实施例中，衬底上设置有第二接触通孔，第二接触通孔的两个端面分别暴露于第一成型面和第二成型面，存储单元阵列部分上设置有第三接触通孔，第二接触通孔与第三接触通孔相连接，半导体存储器还包括：

焊盘，焊盘设置于存储单元阵列部分背离衬底的一侧，焊盘通过第三接触通孔以及第二接触通孔与外围电路部分相导通。

在本实用新型的一个实施例中，半导体存储器还包括第一接触栓塞和第二接触栓塞，存储单元阵列部分包括：

字线，字线为多个，多个字线平行设置；

位线，位线为多个，多个位线平行设置，字线的延伸方向垂直于位线的延伸方向；

其中，第一接触栓塞和第二接触栓塞均为多个，多个第一接触栓塞将多个字线与外围电路部分相导通，多个第二接触栓塞将位线与外围电路部分相导通。

在本实用新型的一个实施例中，第一接触栓塞的延伸方向垂直于字线的延伸方向，第二接触栓塞的延伸方向垂直于位线的延伸方向。

在本实用新型的一个实施例中，多个第一接触栓塞均位于字线的同一侧并且交错设置，和/或多个第二接触栓塞均位于位线的同一侧并且交错设置；或，

多个第一接触栓塞分别位于字线的两端并且交错设置，和/或多个第二接触栓塞分别位于位线的两端并且交错设置。

在本实用新型的一个实施例中，半导体存储器为动态随机存储器。

本实用新型的半导体存储器包括衬底、外围电路部分和存储单元阵列部分，外围电路部分和存储单元阵列部分分别位于衬底的第一成型面和第二成型面上，即外围电路部分和存储单元阵列部分属于上下排布方式，从而有效减小了半导体存储器的面积，以此实现了对半导体存储器存储密度的提升。

附图说明

通过结合附图考虑以下对本公开的优选实施方式的详细说明，本公开的各种目标，特征和优点将变得更加显而易见。附图仅为本公开的示范性图解，并非一定是按比例绘制。在附图中，同样的附图标记始终表示相同或类似的部件。其中：

图1是根据一示例性实施方式示出的一种半导体存储器的结构示意图；

图2是根据一示例性实施方式示出的一种利用半导体存储器的制备方法提供的衬底的结构示意图；

图3是根据一示例性实施方式示出的一种利用半导体存储器的制备方法形成第一接触通孔的结构示意图；

图4是根据一示例性实施方式示出的一种利用半导体存储器的制备方法形成外围电路部分后的结构示意图；

图5是根据一示例性实施方式示出的一种利用半导体存储器的制备方法准备对外围电路部分与基底进行键合的结构示意图；

图6是根据一示例性实施方式示出的一种利用半导体存储器的制备方法完成外围电路部分与基底键合后的结构示意图；

图7是根据一示例性实施方式示出的一种利用半导体存储器的制备方法减薄衬底后的结构示意图；

图8是根据一示例性实施方式示出的一种利用半导体存储器的制备方法形成存储单元阵列部分后的结构示意图；

图9是根据一示例性实施方式示出的一种利用半导体存储器的制备方法形成焊盘后的结构示意图；

图10是根据一示例性实施方式示出的一种半导体存储器的字线与第一接触栓塞或位线与第二接触栓塞的排布结构示意图；

图11是根据另一示例性实施方式示出的一种半导体存储器的字线与第一接触栓塞或位线与第二接触栓塞的排布结构示意图。

附图标记说明如下：

10、衬底；11、第一成型面；12、第二成型面；13、第一接触通孔；14、第二接触通孔；20、外围电路部分；21、电路层；22、介质层；23、互连层；30、存储单元阵列部分；31、第三接触通孔；32、字线；33、位线；40、基底；50、过渡层；60、焊盘；70、第一接触栓塞；71、第二接触栓塞。

具体实施方式

体现本公开特征与优点的典型实施例将在以下的说明中详细叙述。应理解的是本公开能够在不同的实施例上具有各种的变化，其皆不脱离本公开的范围，且其中的说明及附图在本质上是作说明之用，而非用以限制本公开。

在对本公开的不同示例性实施方式的下面描述中，参照附图进行，附图形成本公开的一部分，并且其中以示例方式显示了可实现本公开的多个方面的不同示例性结构，系统和步骤。应理解的是，可以使用部件，结构，示例性装置，系统和步骤的其他特定方案，并且可在不偏离本公开范围的情况下进行结构和功能性修改。而且，虽然本说明书中可使用术语“之上”，“之间”，“之内”等来描述本公开的不同示例性特征和元件，但是这些术语用于本文中仅出于方便，例如根据附图中的示例的方向。本说明书中的任何内容都不应理解为需要结构的特定三维方向才落入本公开的范围内。

本实用新型的一个实施例提供了一种半导体存储器，请参考图1，半导体存储器包括：衬底10，衬底10包括第一成型面11和第二成型面12，第一成型面11和第二成型面12分别位于衬底10的两侧；外围电路部分20，外围电路部分20的至少部分设置于第一成型面11上；存储单元阵列部分30，存储单元阵列部分30设置于第二成型面12上；其中，衬底10上设置有第一接触通孔13，第一接触通孔13的两个端面分别暴露于第一成型面11和第二成型面12，以导通外围电路部分20与存储单元阵列部分30。

本实用新型一个实施例的半导体存储器包括衬底10、外围电路部分20和存储单元阵列部分30，外围电路部分20和存储单元阵列部分30分别位于衬底10的第一成型面11和第二成型面12上，即外围电路部分20和存储单元阵列部分30属于上下排布方式，从而有效减小了半导体存储器的面积，以此实现了对半导体存储器存储密度的提升。

在一个实施例中，相比现有技术中外围电路部分20和存储单元阵列部分30分布在同一水平区域内，本实施例的外围电路部分20和存储单元阵列部分30分布在两个水平区域内，从而减小了半导体存储器的水平面积(原外围电路部分20占有的水平面积)，故实现了对半导体存储器存储密度的提升。此外，考虑到半导体存储器厚度相对于长度以及宽度要小的多，故将外围电路部分20和存储单元阵列部分30上下分布后，二者之间的连接距离就会减少，从而较小了二者的通信时间，以此减少了半导体存储器的运行延迟时间。

在一个实施例中，第一接触通孔13为硅通孔(tsv，through-siliconvia)，实现对外围电路部分20和存储单元阵列部分30的电连接。

在一个实施例中，如图1所示，半导体存储器还包括：基底40，基底40设置于外围电路部分20背离衬底10的一侧。基底40与衬底10将外围电路部分20夹设在中间，基底40的设置可以加强半导体存储器的强度，即其厚度方向的尺寸增加。基底40用于作为加强板辅助半导体存储器的加工，以防半导体存储器在加工制造过程中出现断裂。

在一个实施例中，衬底10可以为p型衬底，也可以为n型衬底。基底40为承载晶圆。

在一个实施例中，如图4所示，外围电路部分20包括：电路层21，电路层21设置于衬底10上；介质层22，介质层22设置于第一成型面11上，电路层21密封于介质层22与衬底10内；互连层23，互连层23设置于介质层22内，用于连接电路层21；其中，基底40设置于介质层22背离衬底10的一侧。电路层21包括具有栅、源和漏的体场效应晶体管，互连层23用于对电路层21内的各个器件进行连接，介质层22属于保护层，用于密封电路层21和互连层23。

如图6所示，半导体存储器还包括：过渡层50，过渡层50连接于介质层22与基底40之间。过渡层50可以对介质层22和基底40进行隔离，使得二者不能直接接触，并且对外围电路部分20进行二次绝缘。过渡层50为钝化层，其材料可以为二氧化硅、氮化硅、有机物中的一种或其组合。

在一个实施例中，衬底10上设置有第二接触通孔14，第二接触通孔14的两个端面分别暴露于第一成型面11和第二成型面12，存储单元阵列部分30上设置有第三接触通孔31，第二接触通孔14与第三接触通孔31相连接，半导体存储器还包括：焊盘60，焊盘60设置于存储单元阵列部分30背离衬底10的一侧，焊盘60通过第三接触通孔31以及第二接触通孔14与外围电路部分20相导通。焊盘60的设置用于将半导体存储器件与外部器件进行连接，即焊盘60通过第三接触通孔31以及第二接触通孔14与外围电路部分20相导通，而外围电路部分20通过第一接触通孔13与存储单元阵列部分30相导通，以此实现外部器件与存储单元阵列部分30的电连通。

在一个实施例中，第二接触通孔14与第三接触通孔31可以直接对接，当然也不排除保证电连接的其他排布方式，如虽然电连接，但并不相对应的方式。

在一个实施例中，如图10和11所示，半导体存储器还包括第一接触栓塞70和第二接触栓塞71，存储单元阵列部分30包括：字线32，字线32为多个，多个字线32平行设置；位线33，位线33为多个，多个位线33平行设置，字线32的延伸方向垂直于位线33的延伸方向；其中，第一接触栓塞70和第二接触栓塞71均为多个，多个第一接触栓塞70将多个字线32与外围电路部分20相导通，多个第二接触栓塞71将位线33与外围电路部分20相导通。

在一个实施例中，第一接触栓塞70的延伸方向垂直于字线32的延伸方向，第二接触栓塞71的延伸方向垂直于位线33的延伸方向。

在一个实施例中，多个第一接触栓塞70均位于字线32的同一侧并且交错设置，和/或多个第二接触栓塞71均位于位线33的同一侧并且交错设置；或，多个第一接触栓塞70分别位于字线32的两端并且交错设置，和/或多个第二接触栓塞71分别位于位线33的两端并且交错设置。

在一个实施例中，存储单元阵列部分30包括多个存储单元，各个存储单元包括具有栅极、源极和漏极的开关晶体管以及用于开关晶体管的信息存储元，字线32用于与开关晶体管的栅极相连接，位线33用于与开关晶体管的漏极相连接。

在一个实施例中，相邻两个字线32之间的距离根据设计要求进行确定，而第一接触栓塞70的大小也具有相应的要求，且其在字线32上的投影面积要大于字线32的宽度，故，为了能够避免相邻两个第一接触栓塞70接触，且保证各个第一接触栓塞70与各个字线32相连接，故，需要对第一接触栓塞70的排布方式进行合理确定，如图10所示，各个第一接触栓塞70可以均位于字线32的同一侧，但需要进行交错设置，以防二者接触。如图11所示，由于第一接触栓塞70较大，故需要将连接在相邻两个字线32上的两个第一接触栓塞70设置在字线32的两端，以此避免误接触。相应的，对于第二接触栓塞71和位线33的排布方式可参加第一接触栓塞70和字线32排布方式。

在一个实施例中，半导体存储器为动态随机存储器。

本实用新型的一个实施例还提供了一种半导体存储器的制造方法，包括：提供衬底10；在衬底10的第一成型面11上形成外围电路部分20；在衬底10的第二成型面12上形成存储单元阵列部分30；其中，衬底10上形成有第一接触通孔13，第一接触通孔13的两个端面分别暴露于第一成型面11和第二成型面12，以导通外围电路部分20与存储单元阵列部分30。

在一个实施例中，在形成存储单元阵列部分30之前，制造方法还包括：在外围电路部分20背离衬底10的一侧形成基底40。

在一个实施例中，形成基底40的具体方法包括：将衬底10上形成的外围电路部分20通过晶圆键合技术与基底40键合。

在一个实施例中，在形成存储单元阵列部分30之前，制造方法还包括：减薄形成有基底40的衬底10，以形成第二成型面12。

在一个实施例中，在形成存储单元阵列部分30之后，制造方法还包括：在存储单元阵列部分30上形成第三接触通孔31；在存储单元阵列部分30背离衬底10的一侧形成焊盘60；其中，衬底10上形成有第二接触通孔14，并且第二接触通孔14与第三接触通孔31相连接，以使焊盘60通过第三接触通孔31以及第二接触通孔14与外围电路部分20相导通。

在一个实施例中，在形成外围电路部分20之前，在衬底10上分别形成第一接触通孔13与第二接触通孔14；或，在形成外围电路部分20之前，在衬底10上形成第一接触通孔13，在存储单元阵列部分30和衬底10上一次性形成第三接触通孔31和第二接触通孔14。

在一个实施例中，针对一种半导体存储器的制造方法具体步骤包括：

如图2所示，提供衬底10，衬底10可以为p型衬底，也可以为n型衬底。

如图3所示，在衬底10上形成第一接触通孔13，且第一接触通孔13的一端暴露于第一成型面11上，第一接触通孔13为硅通孔。

如图4所示，在形成有第一接触通孔13的衬底10上形成外围电路部分20，外围电路部分20包括电路层21、介质层22以及互连层23，电路层21设置于衬底10上，介质层22设置于第一成型面11上，电路层21密封于介质层22与衬底10内，互连层23设置于介质层22内，用于连接电路层21。

如图5所示，将形成有外围电路部分20的衬底10翻转180度，即使得外围电路部分20向下，并准备基底40。

如图6所示，采用晶圆键合技术将外围电路部分20与基底40键合，并且介质层22与基底40之间需要过渡层50作为过渡，过渡层50为钝化层。基底40为承载晶圆。基底40的设置主要起到强化作用，防止后续加工工程造成衬底10断裂，如减薄衬底10、形成第三接触通孔31以及第二接触通孔14等。

如图7所示，减薄衬底10，以形成第二成型面12，其中，第一接触通孔13的另一端暴露于第二成型面12上。

如图8所示，在第二成型面12上形成存储单元阵列部分30。

如图9所示，在存储单元阵列部分30和衬底10上一次性形成第三接触通孔31和第二接触通孔14，然后连接焊盘60，使得焊盘60通过第三接触通孔31以及第二接触通孔14与外围电路部分20相导通，以此形成如图1所示的半导体存储器。

在本实施例中，由于外围电路部分20和存储单元阵列部分30属于竖直方向成型，即在整个成型过程中可以减少绝缘用的掩膜层的使用，不仅能够节约掩膜还能够提高制造效率。

本领域技术人员在考虑说明书及实践这里公开的实用新型后，将容易想到本实用新型的其它实施方案。本实用新型旨在涵盖本实用新型的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本实用新型的一般性原理并包括本实用新型未公开的本技术领域中的公知常识或惯用技术手段。说明书和示例实施方式仅被视为示例性的，本实用新型的真正范围和精神由下面的权利要求指出。

应当理解的是，本实用新型并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本实用新型的范围仅由所附的权利要求来限制。