半导体器件的制作方法

半导体器件
[0001]
本申请要求于2019年7月31日在韩国知识产权局提交的第10-2019-0093370号韩国专利申请的权益，该韩国专利申请的公开内容通过引用全部包含于此。
技术领域
[0002]
发明构思涉及半导体器件及其操作方法，更具体地，涉及包括在竖直方向上延伸的沟道结构的半导体器件、操作该半导体器件的方法以及制造该半导体器件的方法。


背景技术：

[0003]
随着存储器器件的集成度增加，正在提出具有垂直晶体管结构的存储器器件，替代具有传统平面晶体管结构的存储器器件。具有垂直晶体管结构的存储器器件可以包括在基底上沿竖直方向延伸的沟道结构。然而，随着存储器器件的集成度增加，在竖直方向上堆叠的栅电极层的数量增加，因此用于制造存储器器件的工艺变得越来越困难。


技术实现要素：

[0004]
发明构思提供了可以具有改善的电特性同时具有高竖直高度的半导体器件。
[0005]
发明构思提供了操作可以具有改善的电特性同时具有高竖直高度的半导体器件的方法。
[0006]
根据发明构思的一个方面，提供了一种半导体器件，所述半导体器件包括：沟道结构，位于基底上并且沿垂直于基底的顶表面的第一方向延伸，所述沟道结构包括沿第一方向延伸的体栅极层、围绕体栅极层的侧壁的电荷存储结构以及围绕电荷存储结构的侧壁的沟道层；多个栅电极，位于基底上并且在沟道结构的侧壁上沿第一方向彼此间隔开；以及栅极绝缘层，位于所述多个栅电极中的每个与沟道结构之间。
[0007]
根据发明构思的另一方面，提供了一种半导体器件，所述半导体器件包括：多个栅电极，位于基底上并且沿垂直于基底的顶表面的第一方向彼此间隔开；沟道结构，位于穿透所述多个栅电极并沿第一方向延伸的沟道孔中，所述沟道结构包括位于沟道孔的内壁上的沟道层以及位于在沟道孔的内壁上的沟道层上的电荷存储结构；以及栅极绝缘层，位于所述多个栅电极中的每个与沟道层之间，并且覆盖所述多个栅电极中的每个的顶表面和底表面，其中，沟道层位于所述多个栅电极中的每个与电荷存储结构之间。
[0008]
根据发明构思的另一方面，提供了一种半导体器件，所述半导体器件包括：沟道结构，位于基底上并且沿垂直于基底的顶表面的第一方向延伸，所述沟道结构包括沿第一方向延伸的体栅极层、围绕体栅极层的侧壁的电荷存储结构以及围绕电荷存储结构的侧壁的沟道层；多个栅电极，位于基底上并且在沟道结构的侧壁上沿第一方向彼此间隔开；栅极绝缘层，位于所述多个栅电极中的每个与沟道结构之间；位线垫，形成在比所述多个栅电极中的最上面的栅电极的水平高的水平处并且位于沟道层上；位线接触件，连接到位线垫；以及位线，连接到位线接触件并且沿平行于基底的顶表面的第二方向延伸。
附图说明
[0009]
通过以下结合附图的详细描述，将更加清楚地理解发明构思的示例实施例，在附图中：
[0010]
图1是根据一些示例实施例的半导体器件的存储器单元阵列的等效电路图；
[0011]
图2是示出根据一些示例实施例的半导体器件的代表性构造的平面图；
[0012]
图3是图2的部分a1的示意性透视图；
[0013]
图4a和图4b是图2的部分a2的放大平面图；
[0014]
图5是沿着图2的线b1-b1'截取的剖视图；
[0015]
图6是沿着图2的线b2-b2'截取的剖视图；
[0016]
图7是图6的部分cx1的放大图；
[0017]
图8示出了在根据一些示例实施例的半导体器件的示例编程操作中施加到被编程的存储器单元的编程电压的时序图；
[0018]
图9是示出在根据一些示例实施例的编程操作中施加到编程串、禁止串和体栅极线的电压的电路图；
[0019]
图10示出了包括在图9的步骤3中编程的存储器单元中的组件的示意性能带图；
[0020]
图11是示出在根据一些示例实施例的半导体器件的示例读取操作中施加到其上执行读取的串栅极线和体栅极线的电压的电路图；
[0021]
图12是示出在根据一些示例实施例的半导体器件的示例擦除操作中施加到其上执行擦除的串栅极线和体栅极线的电压的电路图；
[0022]
图13是示出根据一些示例实施例的半导体器件的剖视图；
[0023]
图14是图13的部分cx2的放大剖视图；
[0024]
图15是示出根据一些示例实施例的半导体器件的剖视图；
[0025]
图16是图15的部分cx3的放大剖视图；
[0026]
图17是示出根据一些示例实施例的半导体器件的剖视图；
[0027]
图18是图17的部分cx4的放大剖视图；
[0028]
图19是示出根据一些示例实施例的半导体器件的剖视图；
[0029]
图20是示出根据一些示例实施例的半导体器件的剖视图；
[0030]
图21至图30是按照工艺顺序示出根据一些示例实施例的制造半导体器件的方法的示意图；
[0031]
图31和图32是按照工艺顺序示出根据一些示例实施例的制造半导体器件的方法的示意图；以及
[0032]
图33至图38是按照工艺顺序示出根据一些示例实施例的制造半导体器件的方法的示意图。
具体实施方式
[0033]
在下文中，将参照附图详细描述发明构思的示例实施例。
[0034]
将理解的是，“在”另一元件“上”的元件可以在所述另一元件上方或下方。还将理解的是，“在”另一元件“上”的元件可以“直接”在所述另一元件上，使得所述元件彼此直接接触，或者可以“间接”在所述另一元件上，使得所述元件通过一个或更多个插入空间和/或
结构彼此隔离而不直接接触。
[0035]
为了易于描述，在这里可以使用诸如“在
……
之下”、“在
……
下方”、“下”、“在
……
下面”、“在
……
上方”、“上”等空间相对术语来描述如附图中所示的一个元件或特征与另一(多个)元件或(多个)特征的关系。将理解的是，空间相对术语意图包括装置在使用或操作中的除了附图中描绘的方位之外的不同方位。例如，如果附图中的装置被翻转，则被描述为“在”其他元件或特征“下方”、“之下”或“下面”的元件将随后被定位为“在”所述其他元件或特征“上方”。因此，示例术语“在
……
下方”和“在
……
下面”可以包含上方和下方两种方位。装置可以被另外定位(旋转90度或处于其他方位处)，并且相应地解释在这里使用的空间相对描述语。另外，当元件被称为“在”两个元件“之间”时，该元件可以是所述两个元件之间的唯一元件，或者可以存在一个或更多个其他中间元件。
[0036]
图1是根据一些示例实施例的半导体器件的存储器单元阵列(mca)的等效电路图，具体地，图1是具有竖直沟道结构的垂直nand(vnand)闪存器件的等效电路图。
[0037]
参照图1，存储器单元阵列mca可以包括存储器单元串mcs11至mcs33、字线wl1至wl8、地选择线gsl1至gsl3、串选择线ssl1至ssl3以及共源极线csl。
[0038]
存储器单元串mcs11、mcs21和mcs31可以设置在第一位线bl1、第一体栅极线bgl1与共源极线csl之间，存储器单元串mcs12、mcs22和mcs32可以设置在第二位线bl2、第二体栅极线bgl2与共源极线csl之间，并且存储器单元串mcs13、mcs23和mcs33可以设置在第三位线bl3、第三体栅极线bgl3与共源极线csl之间。存储器单元串中的每个(例如，mcs11)可以包括串联连接的串选择晶体管sst、多个存储器单元mct1至mct8以及地选择晶体管gst。
[0039]
串选择晶体管sst可以连接到对应的串选择线ssl1至ssl3。多个存储器单元mct1至mct8可以分别连接到对应的字线wl1至wl8。地选择晶体管gst可以连接到对应的地选择线gsl1至gsl3。串选择晶体管sst可以连接到对应的位线bl1至bl3，并且地选择晶体管gst可以连接到共源极线csl。
[0040]
在一些示例实施例中，相同高度的字线(例如，wl1)可以共同地彼此连接，串选择线ssl1至ssl3可以彼此分离，并且地选择线gsl1至gsl3也可以彼此分离。图1示出了三条串选择线ssl1至ssl3共用相同高度的字线，但是发明构思不限于此。在一些示例中，两条串选择线可以共用相同高度的字线。在其他示例中，四条串选择线可以共用相同高度的字线。
[0041]
图2是示出根据一些示例实施例的半导体器件100的代表性构造的平面图。图3是图2的部分a1的示意性透视图，图4a和图4b是图2的部分a2的放大平面图。图5是沿着图2的线b1-b1'截取的剖视图，图6是沿着图2的线b2-b2'截取的剖视图，图7是图6的部分cx1的放大图。在图2至图4b中，为了便于说明和理解，仅示意性地示出了半导体器件100的组件的一部分。
[0042]
参照图2至图7，基底110可以包括存储器单元区mcr、连接区con和外围电路区peri。存储器单元阵列mca可以设置在存储器单元区mcr上，并且存储器单元阵列mca可以包括具有垂直沟道结构的nand存储器器件，nand存储器器件以参照图1描述的方式被驱动。用于驱动存储器单元阵列mca的外围电路晶体管190t可以设置在外围电路区peri上。外围电路晶体管190t可以包括外围电路有源区192、设置在外围电路有源区192上的外围电路栅电极194以及连接到外围电路有源区192和外围电路栅电极194的外围电路接触件196。连接区con可以是其中形成有用于将设置在存储器单元区mcr中的存储器单元阵列mca连接到外围
电路晶体管190t的垫部pad的区域。
[0043]
基底110可以包括在第一方向(x方向)和第二方向(y方向)上延伸的主表面110m。基底110可以包括半导体材料，例如，iv族半导体、iii-v族化合物半导体或ii-vi族氧化物半导体。例如，iv族半导体可以包括硅(si)、锗(ge)和/或硅-锗。基底110可以包括体晶圆或外延层。在一些示例实施例中，基底110可以包括绝缘体上硅(soi)基底或绝缘体上锗(geoi)基底。
[0044]
在基底110的存储器单元区mcr上，多个第一绝缘层120和多个栅电极130可以在垂直于基底110的主表面110m的第三方向(z方向)上交替地布置。例如，第一绝缘层120和栅电极130可以交替且重复地布置在基底110上。第二绝缘层122可以设置在最上面的栅电极130上。
[0045]
多个栅电极130可以包括金属层130m以及围绕金属层130m的顶表面、底表面和侧表面的导电阻挡层130ub。导电阻挡层130ub可以包括氮化钛(tin)、氮化钽(tan)、氮化钨(wn)、钌(ru)、钛(ti)、钽(ta)和/或它们的组合。金属层130m可以包括钴(co)、钨(w)、镍(ni)、钌(ru)、铜(cu)、铝(al)、它们的硅化物和/或它们的合金中的至少一种。在一些示例实施例中，多个栅电极130中的每个可以在第三方向(z方向)上具有约1nm至约30nm、或约1nm至约15nm、或约15nm至约30nm、或约15nm的厚度。然而，多个栅电极130中的每个的厚度不限于此。
[0046]
当在本说明书中结合数值使用术语“约(大约)”或“基本”时，意图是相关的数值包括在所述数值周围
±
10％的公差。当指定范围时，所述范围包括它们之间的(诸如，以0.1％的增量增加的)所有值。
[0047]
在一些示例实施例中，多个栅电极130可以对应于构成存储器单元串mcs11至mcs33(见图1)的地选择线gsl1至gsl3、字线wl1至wl8以及串选择线ssl1至ssl3。例如，最下面的栅电极130可以起到地选择线gsl1至gsl3的作用，最上面的栅电极130可以起到串选择线ssl1至ssl3的作用，其余的栅电极130可以起到字线wl1至wl8的作用。在一些实施例中，直接设置在最上面的栅电极130下方的栅电极130或者直接设置在最下面的栅电极130上方的栅电极130可以起到虚设字线的作用。因此，可以设置其中地选择晶体管gst、串选择晶体管sst以及位于地选择晶体管gst与串选择晶体管sst之间的存储器单元mct1至mct8串联连接的存储器单元串mcs11至mcs33。
[0048]
多个沟道结构c140可以在存储器单元区mcr中从基底110的主表面110m沿第三方向(z方向)延伸同时穿透多个栅电极130。多个沟道结构c140可以在第一方向(x方向)、第二方向(y方向)和第四方向(例如，对角方向)上彼此间隔开期望的(或者，可选地，预定的)间隔。多个沟道结构c140可以布置为z字形或交错形状。
[0049]
多个沟道结构c140中的每个可以设置在穿透多个栅电极130、多个第一绝缘层120和第二绝缘层122的沟道孔c140h中。沟道层142、电荷存储结构144和体栅极层146可以顺序地设置在沟道孔c140h的内壁上。
[0050]
沟道层142可以共形地形成在沟道孔c140h的内壁上，并且沟道层142可以包括接触基底110的底部部分142l。沟道层142的底部部分142l(或沟道结构c140的底表面c140l)可以设置在比基底110的主表面110m的水平低的水平处。例如，沟道孔c140h的底部部分可以从基底110的主表面110m凹进，沟道层142的底部部分142l可以设置在沟道孔c140h的底
部部分处，并且沟道层142的底部部分142l可以与基底110的设置在沟道孔c140h的底部部分处的顶表面接触。
[0051]
电荷存储结构144可以具有如下结构，该结构包括顺序地形成在沟道层142的侧壁142is上的隧道电介质层144a、电荷存储层144b和阻挡电介质层144c。也就是说，沟道层142、隧道电介质层144a、电荷存储层144b和阻挡电介质层144c可以顺序地设置在沟道孔c140h的内壁上。包括在电荷存储结构144中的隧道电介质层144a、电荷存储层144b和阻挡电介质层144c的相对厚度不限于图7中所示的那些并且可以进行各种修改。
[0052]
在示例实施例中，隧道电介质层144a可以包括氧化硅、氧化铪、氧化铝、氧化锆和/或氧化钽等。电荷存储层144b可以是其中可存储从沟道层142穿过隧道电介质层144a的电子的区域，并且可以包括氮化硅、氮化硼、氮化硅硼和/或具有杂质的掺杂多晶硅。阻挡电介质层144c可以包括氧化硅、氮化硅以及/或者具有比氧化硅的介电常数高的介电常数的金属氧化物。该金属氧化物可以包括氧化铪、氧化铝、氧化锆、氧化钽和/或它们的组合。
[0053]
体栅极层146可以填充沟道孔c140h的位于电荷存储结构144上的其余空间。在示例实施例中，体栅极层146可以包括但不限于掺杂多晶硅层。当执行存储器单元mct1至mct8(见图1)的数据写入操作、读取操作或擦除操作时，可以经由体栅极线bgl1至bgl3(见图1)将期望的(或者，可选地，预定的)电压(或信号)施加到体栅极层146。
[0054]
在示例实施例中，体栅极层146可以在沟道孔c140h中具有沿第三方向(z方向)延伸的柱形状。体栅极层146的顶表面可以与第二绝缘层122的顶表面设置在同一水平处，并且体栅极层146的底表面可以设置在比最下面的栅电极130的底表面的水平低的水平处。体栅极层146的侧壁146s和底表面可以接触电荷存储结构144。例如，如图7中所示，电荷存储结构144可以围绕体栅极层146的侧壁146s和底表面，沟道层142可以围绕电荷存储结构144的外壁144s。栅电极130可以围绕沟道层142的外壁，沟道层142的内壁142is可以接触电荷存储结构144的外壁144s。
[0055]
栅极绝缘层132可以位于栅电极130与沟道结构c140之间。栅极绝缘层132可以位于栅电极130与沟道层142之间以及位于栅电极130与第一绝缘层120之间，并且可以覆盖栅电极130的顶表面130u和底表面130l。在示例实施例中，栅极绝缘层132可以包括但不限于氧化硅。
[0056]
位线垫150可以设置在沟道结构c140上，位线垫150电连接到沟道层142。例如，如图4a中所示，位线垫150可以具有环形形状，开口150op可以由位线垫150的内壁限定。位线垫150可以不与体栅极层146竖直地叠置，因此位线垫150可以不电连接到体栅极层146。例如，在平面图中，位线垫150的外壁可以具有椭圆形形状，并且位线垫150的内壁可以具有圆形形状。在平面图中，位线垫150的内壁(例如，开口150op的边界)可以布置为以期望的(或者，可选地预定的)间隔围绕体栅极层146的侧壁，因此位线垫150和体栅极层146可以彼此间隔开。在一些示例实施例中，位线垫150的外壁可以具有倒圆的矩形形状、多边形形状、圆形形状和椭圆形形状中的至少一种，并且位线垫150的内壁可以具有倒圆的矩形形状、多边形形状、圆形形状和椭圆形形状中的至少一种。
[0057]
第三绝缘层124可以设置在第二绝缘层122上，第三绝缘层124可以围绕位线垫150的侧壁而且可以与位线垫150设置在同一竖直水平处。第四绝缘层126可以设置在第三绝缘层124上。
[0058]
多条位线164可以在第四绝缘层126上沿第二方向(y方向)延伸。位线接触件162可以设置在穿透第四绝缘层126的位线接触孔162h中，位线接触件162可以将位线垫150电连接到位线164。多条体栅极线168可以在第四绝缘层126上沿第二方向(y方向)延伸。体栅极接触件166可以设置在穿透第四绝缘层126和第三绝缘层124的体栅极接触孔166h中，并且体栅极接触件166可以将体栅极线168电连接到体栅极层146。第五绝缘层128可以设置在第四绝缘层126上以围绕多条位线164和多条体栅极线168的侧壁。
[0059]
在示例实施例中，如图4a中所示，位线接触件162可以例如在第一方向(x方向)上与沟道结构c140的中心偏移或隔开。位线垫150可以具有在第一方向(x方向)上的第一宽度w11以及在第二方向(y方向)上的小于第一宽度w11的第二宽度w12。因此，位线接触件162可以设置在位线垫150上(例如，处于距沟道结构c140的中心较远的位置处)，体栅极接触件166可以设置在体栅极层146上(例如，在距沟道结构c140的中心比位线接触件162间隔更近的位置处)，并且多条体栅极线168可以与多条位线164设置在同一水平处。并排设置的两条位线164可以与并排设置的两条体栅极线168交替且重复地布置。
[0060]
在示例实施例中，如图4a中所示，当两个沟道结构c140可以在第二方向(y方向)上设置在串隔离层184与字线切割区wlc之间时，连接到第一沟道结构c140_1(作为两个沟道结构c140中的一个)的第一位线164_1和第一体栅极线168_1以及连接到第二沟道结构c140_2(作为两个沟道结构c140中的另一个)的第二位线164_2和第二体栅极线168_2可以在第二方向(y方向)上彼此平行地延伸。因此，第一位线164_1、第一体栅极线168_1、第二体栅极线168_2和第二位线164_2可以在第一方向(x方向)上顺序地设置。
[0061]
在一些示例实施例中，如图4b中所示，连接到第一沟道结构c140_1(作为在第二方向(y方向)上并排设置的两个沟道结构c140中的一个)的第一位线164_1和第一体栅极线168_1以及连接到第二沟道结构c140_2(作为两个沟道结构c140中的另一个)的第二位线164_2和第二体栅极线168_2可以在第二方向(y方向)上彼此平行地延伸，其中，第一位线164_1、第二体栅极线168_2、第一体栅极线168_1和第二位线164_2可以在第一方向(x方向)上顺序地设置。在这种情况下，连接到第一位线164_1的第一位线接触件162与连接到第一体栅极线168_1的第一体栅极接触件166之间的分离距离可以相对大，因此可以增加用于形成位线接触孔162h和体栅极接触孔166h的工艺中的工艺裕度。
[0062]
在又一些示例实施例中，与图4a和图4b中示出的那些不同，多条体栅极线168可以分别与多条位线164在不同的竖直水平处在第二方向(y方向)上延伸。
[0063]
如图2中所示，多个字线切割区wlc可以在基底110上在与基底110的主表面110m平行的第一方向(x方向)上延伸。设置在一对字线切割区wlc之间的多个栅电极130可以构成一个块，并且该对字线切割区wlc可以限定多个栅电极130在第二方向(y方向)上的宽度。
[0064]
与多个字线切割区wlc竖直叠置的多条共源极线180可以在第一方向(x方向)上设置在基底110上。绝缘间隔件182可以设置在多条共源极线180的两个侧壁上。图6示出了多条共源极线180具有设置在比基底110的主表面110m的水平低的水平处的底表面，但是在一些示例实施例中，多条共源极线180可以具有与基底110的主表面110m设置在同一水平处的底表面。
[0065]
多个共源极区112可以在第一方向(x方向)上设置在共源极线180下面的基底110中。多个共源极区112可以是以高浓度掺杂有n型杂质的杂质区。多个共源极区112可以起到
用于向存储器单元供应电流的源极区。多个共源极区112可以设置在与多个字线切割区wlc叠置的位置处。
[0066]
如图2中所示，在所述一个块中，最上面的栅电极130可以在平面图中被串隔离层184分离成两个部分。尽管未示出，但是串隔离层184可以从与第二绝缘层122的顶表面的水平相同的水平延伸到低于最上面的栅电极130的底表面的水平。
[0067]
多个栅电极130可以在连接区con中延伸以构成垫部pad。随着多个栅电极130变得远离基底110的主表面110m，多个栅电极130可以以较短的长度在第一方向(x方向)上延伸。垫部pad可以指多个栅电极130的以阶梯形状设置的部分。第二绝缘层122可以设置在构成垫部pad的多个栅电极130上，并且多个垫接触件172可以设置在连接区con中同时穿透第二绝缘层122并连接到多个栅电极130。
[0068]
如图5中所示，多个虚设沟道结构d140可以设置在穿透连接区con中的多个栅电极130的虚设沟道孔d140h中，并且多个虚设沟道结构d140可以在第三方向(z方向)上从基底110的主表面110m延伸。虚设沟道结构d140可以形成为在半导体器件100的制造工艺中确保半导体器件100的结构稳定性。多个虚设沟道结构d140中的每个可以具有与沟道结构c140的结构相同的结构。多个虚设沟道结构d140中的每个可以具有与沟道结构c140的宽度相同的宽度，或者可以具有比沟道结构c140的宽度大的宽度。
[0069]
由于一般通过使用借由fowler-nordheim隧道(f-n隧道)将电荷注入到电荷存储结构中的方法来执行半导体器件中的数据的存储，电荷存储结构设置在栅电极与沟道层之间，因此电荷存储结构和沟道层以这种顺序依次形成在沟道孔中。然而，随着半导体器件的竖直高度增大，在沟道孔的底部部分处通过选择性外延生长(seg)形成单元接触层以使沟道层和基底电连接的工艺的难度，或者蚀刻在沟道孔的底部部分处的存储结构的工艺的难度显著地增加，这限制了半导体器件的竖直高度的增加。
[0070]
然而，根据上述示例实施例，沟道层142、电荷存储结构144和体栅极层146可以顺序地形成在沟道孔c140h中，并且数据的存储可以通过分别且独立地施加到栅电极130和体栅极层146的电压将电荷注入到电荷存储结构144中来执行。也就是说，可以不需要诸如在沟道孔的底部部分处通过选择性外延生长(seg)形成单元接触层的工艺或者蚀刻在沟道孔的底部部分处的存储结构的工艺的高难度制造工艺。因此，半导体器件100可以实现竖直方向上的高度的增加或高集成度。另外，如下所述，通过体栅极层146施加编程电压可以显著地减小字线之间的干扰，因此可以改善半导体器件100的单元操作特性或电特性。
[0071]
在下文中，将参照图8至图12描述半导体器件100的示例驱动方法。
[0072]
图8示出了施加到在半导体器件100的示例编程操作中被编程的存储器单元的编程电压的时序图。图9是示出在编程操作中施加到编程串、禁止串和体栅极线的电压的电路图。图10示出了在图9的步骤3中编程的存储器单元中包括的组件的示意性能带图。图11是示出在半导体器件100的示例读取操作中施加到对其执行读取的串和体栅极线的电压的电路图。图12是示出在半导体器件100的示例擦除操作中施加到对其执行擦除的串和体栅极线的电压的电路图。
[0073]
在图8至图12中，将通过示例的方式来描述设置在一条位线bl1(见图1)、一条体栅极线bgl1(见图1)与一条字线wl1(见图1)之间的一个存储器单元mct1(见图1)的编程、读取和擦除操作。
[0074]
首先参照图8至图9，可以通过依次包括步骤1至步骤3的顺序来执行半导体器件100的示例编程操作。
[0075]
在步骤1中，可以经由与其连接的位线将0v的电压施加到包括要被编程的存储器单元mcpg的串strpg(在下文中，称为“编程串”)。可以经由位线将电源电压vcc施加到与除了连接到编程串strpg的位线之外的其余位线连接的串strin(在下文中，称为“禁止串”)。可以将通过电压vpass施加到所有字线wl(unsel)和wl(sel)(即，未选择的字线wl(unsel)和所选择的字线wl(sel)两者)。可以将0v的电压施加到与要被编程的存储器单元mcpg相邻的体栅极线bgpg(在下文中，称为“编程体栅极线”)。在步骤1期间，可以对编程串strpg的沟道执行电子的充电。
[0076]
在步骤2中，在通过电压vpass被施加到所选择的字线wl(sel)的同时，可以将0v的电压施加到未选择的字线wl(unsel)并且可以将0v的电压施加到编程体栅极线bgpg。在步骤2期间，电子可以累积在所选择的字线wl(sel)的沟道中。
[0077]
在步骤3中，可以将编程电压vpgm施加到编程体栅极线bgpg，并且可以将0v的电压施加到所选择的字线wl(sel)。此外，未选择的字线wl(unsel)和连接到编程串strpg的位线可以被浮置。在示例实施例中，编程电压vpgm可以具有比通过电压vpass的值高的值。在步骤3中，如图10中示例性示出的，电子可以从由所选择的字线wl(sel)(例如，所选择的栅电极130)构成的存储器单元mcpg的沟道层142朝向体栅极层146隧穿，并且电子可以注入到沟道层142与体栅极层146之间的电荷存储结构144(例如，电荷存储层144b)中。在一些示例实施例中，编程电压vpgm可以具有比在传统半导体器件中施加到所选择字线的编程电压的值低的值，但不限于此。
[0078]
参照图11，可以以页为单位来执行半导体器件100的示例读取操作。例如，可以将扫描电压vsweep施加到将对其执行读取操作的串strread的所选择的字线wl(sel)，并且可以将读取电压vread施加到未被选择的字线wl(unsel)，并且可以将0v的电压施加到将对其执行读取操作的体栅极线bgread，因此可以执行读取操作。在这种情况下，可以将串选择电压vssl和地选择电压vgsl施加到将对其执行读取操作的串strread的串选择线ssl和地选择线gsl。
[0079]
参照图12，可以以块为单位来执行半导体器件100的示例擦除操作。例如，可以将擦除电压vers施加到将对其执行擦除操作的串strers的阱区ppw，并且可以将0v的电压施加到将对其执行擦除操作的体栅极线bgers，因此可以通过使所有字线wl浮置来执行存储器单元块的擦除操作。
[0080]
根据上述示例实施例，半导体器件100可以依次通过包括步骤1至步骤3的顺序将编程电压vpgm施加到编程体栅极线bgpg，特别是在步骤3期间，因此可以执行存储器单元mcpg的编程操作。在传统的半导体器件中，通过将编程电压施加到所选择的字线并且将通过电压施加到未选择的字线来执行编程操作。在这种情况下，具有相对大的电压差的电压会被施加在具有相对小的间隔距离的相邻字线之间，并且可能发生由于相邻字线之间的干扰而引起的单元操作的失败。然而，根据示例实施例，由于与施加到体栅极线的编程电压相比，相对低的电压(例如，通过电压)可以施加到字线，所以字线之间的干扰可以显著减小，因此半导体器件100可以具有改善的单元操作特性或改善的电特性。
[0081]
图13是示出根据示例实施例的半导体器件100a的剖视图，图14是图13的部分cx2
的放大剖视图。在图13和图14中，与图1至图12中同样的附图标记表示类似的组件。
[0082]
参照图13和图14，沟道结构c140a还可以包括在电荷存储结构144与体栅极层146之间的导电阻挡层148。因此，体栅极层146的侧壁146s可以被导电阻挡层148围绕。
[0083]
在示例实施例中，体栅极层146可以包括钴(co)、钨(w)、镍(ni)、钌(ru)、铜(cu)、铝(al)、它们的硅化物和/或它们的合金中的至少一种。导电阻挡层148可以包括氮化钛(tin)、氮化钽(tan)、氮化钨(wn)、钌(ru)、钛(ti)、钽(ta)和/或它们的组合。可选地，高k绝缘层(未示出)可以进一步形成在导电阻挡层148与电荷存储结构144之间。
[0084]
图15是示出根据示例实施例的半导体器件100b的剖视图，图16是图15的部分cx3的放大剖视图。在图15和图16中，与图1至图14中同样的附图标记表示类似的组件。
[0085]
参照图15和图16，栅极绝缘层132b可以位于沟道结构c140b的侧壁c140s与栅电极130b之间，并且栅极绝缘层132b可以不位于栅电极130b与第一绝缘层120之间。栅电极130b的顶表面130u和底表面130l可以接触第一绝缘层120，并且第一绝缘层120可以接触沟道结构c140b的侧壁c140s(例如，沟道层142的外壁)。
[0086]
在示例实施例中，栅极绝缘层132b可以包括通过热氧化工艺形成的热氧化物层。例如，在去除牺牲层310(见图31)以形成栅极空间130gs之后，可以通过执行热氧化工艺在沟道层142的暴露于栅极空间130gs的侧壁上形成栅极绝缘层132b，但不限于此。
[0087]
图17是示出根据示例实施例的半导体器件100c的剖视图，图18是图17的部分cx4的放大剖视图。在图17和图18中，与图1至图16中同样的附图标记表示类似的组件。
[0088]
参照图17和图18，沟道结构c140c的底部部分可以被第一半导体层174和第二半导体层176围绕。第一半导体层174可以包括掺杂的多晶硅或未掺杂的多晶硅，并且第二半导体层176也可以包括掺杂的多晶硅或未掺杂的多晶硅。第一半导体层174可以用作共源极线延伸区并且可以是与图1的共源极线csl对应的部分。第二半导体层176可以用作支撑层以防止在去除用于形成第一半导体层174的牺牲层的工艺中模具堆叠件塌陷或掉落。
[0089]
沟道结构c140c可以穿透第一半导体层174和第二半导体层176并且可以延伸到低于基底110的主表面110m的水平。栅极绝缘层132c可以设置在沟道孔c140h的内壁上，并且可以设置为围绕沟道结构c140c的整个侧壁c140s和整个底表面，但沟道结构c140c的侧壁c140s的被第一半导体层174围绕的部分除外。因此，栅极绝缘层132c可以位于沟道层142与栅电极130b之间以及位于沟道层142和第一绝缘层120之间，并且栅电极130b的顶表面130u和底表面130l也可以接触第一绝缘层120。
[0090]
图19是示出根据一些示例实施例的半导体器件100d的剖视图。在图19中，与图1至图18中相同的附图标记表示相同的组件。
[0091]
参照图19，体栅极层146可以具有设置在比第二绝缘层122的上表面的水平低的水平处的上表面，并且第六绝缘层129可以设置在体栅极层146上，第六绝缘层129填充沟道孔c140h的上入口，并且体栅极接触件166可以穿透第四绝缘层126、第三绝缘层124和第六绝缘层129以连接到体栅极层146。例如，由于体栅极层146的上表面可以设置在比第二绝缘层122的上表面的水平低的水平处，所以即使当在用于位线垫150的图案化工艺中发生未对准时，也可以减少或防止位线垫150与体栅极层146之间的不期望的电连接或短路。
[0092]
图20是示出根据一些示例实施例的半导体器件200的剖视图。在图20中，与图1至图19中相同的附图标记表示相同的组件。
[0093]
参照图20，下基底210可以设置在比基底110的竖直水平低的竖直水平处。有源区(未示出)可以通过器件隔离层222限定在下基底210中，并且多个驱动晶体管230t可以形成在有源区上。多个驱动晶体管230t可以包括驱动电路栅极结构232和杂质区212，杂质区212设置在下基底210的在驱动电路栅极结构232的两侧下方的部分上。
[0094]
多个互连层242、将多个互连层242彼此连接或将多个互连层242连接到驱动晶体管230t的多个接触插塞246以及覆盖多个互连层242和多个接触插塞246的下层间绝缘层250可以设置在下基底210上。
[0095]
基底110可以设置在下层间绝缘层250上。多个第一绝缘层120、多个栅电极130、沟道结构c140、位线164(见图5)和体栅极线168可以设置在基底110上。
[0096]
图21至图30是按照工艺顺序示出根据一些示例实施例的制造半导体器件100的方法的示意图。具体地，图21至图30是与沿着图2的线b2-b2'截取的剖面对应的剖面。在图21至图30中，与图1至图20中使用的附图标记相同的附图标记表示相同的组件。
[0097]
参照图21，可以在基底110的主表面110m上交替地形成多个第一绝缘层120和多个牺牲层310。在示例实施例中，多个第一绝缘层120可以包括诸如氧化硅或氮氧化硅的绝缘材料，多个牺牲层310可以包括氮化硅、氮氧化硅或具有杂质的掺杂多晶硅等。
[0098]
随后，尽管未示出，但是可以通过使多个第一绝缘层120和多个牺牲层310顺序地图案化而在连接区con(见图2)中形成垫部pad(见图2)。在一些示例实施例中，可以将垫部pad形成为在第一方向(x方向)上具有顶表面水平差的阶梯形状。
[0099]
此后，可以将第二绝缘层122形成为覆盖最上面的牺牲层310和垫部pad。第二绝缘层122可以包括诸如氧化硅和氮氧化硅的绝缘材料。
[0100]
参照图22，可以在第二绝缘层122上形成掩模图案(未示出)，然后可以通过使用掩模图案作为蚀刻掩模来蚀刻第二绝缘层122的一部分、多个第一绝缘层120的一部分和多个牺牲层310的一部分以形成沟道孔c140h。沟道孔c140h可以延伸到低于基底110的主表面110m的水平。
[0101]
参照图23，可以在沟道孔c140h的内壁上顺序地形成沟道层142、隧道电介质层144a、电荷存储层144b、阻挡电介质层144c和体栅极层146。此后，可以进一步执行平坦化工艺以去除沟道层142、隧道电介质层144a、电荷存储层144b、阻挡电介质层144c及体栅极层146的形成在第二绝缘层122上的部分。在此，隧道电介质层144a、电荷存储层144b和阻挡电介质层144c可以被称为电荷存储结构144。作为平坦化工艺的结果，体栅极层146可以具有设置为与电荷存储结构144、沟道层142和第二绝缘层122的顶表面基本共面的顶表面。
[0102]
在示例实施例中，沟道层142的底表面可以接触基底110的暴露于沟道孔c140h的底部部分的顶表面。因此，可以不需要传统上已经需要的诸如seg工艺的高难度制造工艺，因此用于形成沟道结构c140的制造工艺的难度可以相对低。
[0103]
参照图24，可以在第二绝缘层122和沟道结构c140上形成掩模图案(未示出)，并且可以通过使用掩模图案作为蚀刻掩模来去除牺牲层310和第一绝缘层120而形成字线切割开口180h。基底110的上表面可以在字线切割开口180h的底部部分处暴露。
[0104]
参照图25，可以去除由字线切割开口180h暴露的多个牺牲层310(见图24)以形成多个栅极空间130gs。可以将沟道层142的侧壁暴露在栅极空间130gs中。在示例实施例中，可以通过使用磷酸溶液作为蚀刻剂的湿法蚀刻工艺来执行多个牺牲层310的去除。
[0105]
参照图26，可以在字线切割开口180h和多个栅极空间130gs的内壁上形成栅极绝缘层132和初步栅电极层130p。为了形成初步栅电极层130p，可以顺序地形成导电阻挡层130ub(见图7)和金属层130m(见图7)。
[0106]
参照图27，可以去除栅极绝缘层132和初步栅电极层130p的设置在第二绝缘层122上和字线切割开口180h的内壁上的部分，因此可以在栅极空间130gs中形成栅极绝缘层132和栅电极130。
[0107]
随后，可以将杂质注入到再次暴露于字线切割开口180h的底部部分的基底110中，因此可以在基底110的设置在字线切割开口180h的底部部分上的部分中形成共源极区112。此后，可以在字线切割开口180h的侧壁上形成绝缘间隔件182，并且可以在绝缘间隔件182上形成共源极线180同时填充字线切割开口180h的内部。
[0108]
参照图28，可以在沟道结构c140和第二绝缘层122上形成导电层(未示出)，然后可以通过使导电层图案化来形成位线垫150。可以将位线垫150形成为具有如图4a中所示的环形形状，并且位线垫150的内壁可以围绕体栅极层146，同时与体栅极层146间隔开期望的(或者，可选地预定的)间隔。由于可以通过使导电层图案化来形成位线垫150，所以与根据其中在沟道孔c140h中形成位线垫的比较示例的半导体器件相比，第二绝缘层122的厚度可以相对薄。
[0109]
参照图29，可以在位线垫150和第二绝缘层122上形成第三绝缘层124，然后可以对第三绝缘层124的顶表面执行平坦化，直到暴露位线垫150的顶表面。此后，可以将第四绝缘层126形成为覆盖第三绝缘层124和位线垫150的顶表面。在一些示例实施例中，当第三绝缘层124可以具有设置在比位线垫150的顶表面的水平高的水平处的顶表面时，可以省略第三绝缘层124的平坦化，在这种情况下，可以不形成第四绝缘层126。
[0110]
此后，可以形成穿透第三绝缘层124和第四绝缘层126的位线接触孔162h(见图5)和体栅极接触孔166h。然后，可以用导电材料填充位线接触孔162h和体栅极接触孔166h，以分别在位线接触孔162h和体栅极接触孔166h中形成位线接触件162和体栅极接触件166。
[0111]
参照图30，可以在第四绝缘层126上形成分别连接到位线接触件162和体栅极接触件166的位线164和体栅极线168。
[0112]
可以通过执行上述工艺来完成半导体器件100。
[0113]
在根据比较示例的半导体器件中，在沟道孔c140h中首先形成电荷存储结构144(即，阻挡电介质层144c、电荷存储层144b和隧道电介质层144a)，然后去除电荷存储结构144的设置在沟道孔c140h的底部部分处的部分，并且然后执行各向异性蚀刻工艺或回蚀工艺以暴露基底110的顶表面。此后，在沟道孔c140h的内壁上形成沟道层142。然而，随着半导体器件100的竖直高度增大，沟道孔c140h的深宽比也增大，使得关于沟道孔c140h的底部部分的各向异性蚀刻工艺或回蚀刻工艺的难度会显著增加。当基底110的顶表面在沟道孔c140h中的一些的底部部分处未充分暴露时(当电荷存储结构144的底部部分被部分地去除时)，形成在沟道孔c140h中的沟道结构c140的电特性可能不是优异的。
[0114]
另外，在根据比较示例的半导体器件中，为了获得沟道结构c140与基底110之间的低接触电阻，可以通过选择性外延生长(seg)工艺来从基底110的暴露于沟道孔c140h的底部部分的顶表面生长半导体层而形成单元接触。然而，可能难以通过seg工艺生长具有均匀高度的半导体层，因此，多个沟道结构c140很可能具有不均匀的电特性。
[0115]
然而，根据按照示例实施例的制造半导体器件100的方法，可以通过直接在沟道孔c140h的内壁上形成沟道层142来省略如上所述的高难度制造工艺。另外，可以降低形成位线垫150的难度。因此，根据示例实施例的半导体器件100可以有利于增加在竖直方向上的高度并且提高集成的程度。
[0116]
图31至图32是按照工艺顺序示出根据一些示例实施例的制造半导体器件100b的方法的示意图。
[0117]
首先，可以通过执行参照图21至图25描述的工艺来形成字线切割开口180h和多个栅极空间130gs。
[0118]
参照图31，可以在沟道层142的暴露于多个栅极空间130gs的表面上形成栅极绝缘层132b。
[0119]
在示例实施例中，用于形成栅极绝缘层132b的工艺可以是热氧化工艺并且沟道层142的表面部分可以通过热氧化工艺转化为氧化硅，因此可以形成栅极绝缘层132b。同时，在第一绝缘层120的暴露于栅极空间130gs的顶表面和底表面上可以不形成栅极绝缘层132b。例如，栅极绝缘层132b可以包括在热氧化工艺中形成的热氧化物层，并且可以包括氧化硅。
[0120]
参照图32，可以在多个栅极空间130gs的内壁和字线切割开口180h上形成初步栅电极层130p。
[0121]
之后，可以通过执行参照图27至图30描述的工艺来完成半导体器件100b。
[0122]
图33至图38是按照工艺顺序示出根据一些示例实施例的制造半导体器件100c的方法的示意图。图33至图35是与沿着图2的线b2-b2'截取的剖面对应的剖视图，图36至图38是与图35的部分cx5对应的放大剖视图。
[0123]
参照图33，可以在基底110的主表面110m上形成第一绝缘层120，然后可以在第一绝缘层120上顺序地形成下牺牲层320和第二半导体层176，然后可以在第二半导体层176上交替地形成多个第一绝缘层120和多个牺牲层310。下牺牲层320可以包括氮化硅或氮氧化硅，第二半导体层176可以包括掺杂的多晶硅或未掺杂的多晶硅。
[0124]
此后，可以蚀刻多个牺牲层310的一部分、多个第一绝缘层120的一部分、第二半导体层176的一部分和下牺牲层320的一部分以形成沟道孔c140h。可以在沟道孔c140h中顺序地形成栅极绝缘层132c、沟道层142、隧道电介质层144a、电荷存储层144b、阻挡电介质层144c和体栅极层146，然后可以通过执行平坦化工艺来去除沟道层142、隧道电介质层144a、电荷存储层144b、阻挡电介质层144c和体栅极层146的形成在第二绝缘层122上的部分。因此，可以形成沟道结构c140c。
[0125]
参照图34，可以蚀刻多个牺牲层310的一部分、多个第一绝缘层120的一部分，第二半导体层176的一部分和下牺牲层320的一部分以形成字线切割开口180h，然后可以形成覆盖字线切割开口180h的侧壁的覆盖绝缘层330。在示例实施例中，覆盖绝缘层330可以覆盖多个牺牲层310的由字线切割开口180h暴露的所有侧壁并且可以暴露下牺牲层320的侧壁。例如，可以使用具有差的阶梯覆盖特性的材料形成覆盖绝缘层330，因此可以不在字线切割开口180h的下部部分和基底110的顶表面上形成覆盖绝缘层330。
[0126]
参照图35和图36，可以去除暴露于字线切割开口180h的下部部分的下牺牲层320(见图34)，然后可以在去除了下牺牲层320的位置处形成下开口174h。可以通过下开口174h
暴露栅极绝缘层132c的侧壁。在示例实施例中，可以通过使用磷酸溶液作为蚀刻剂的湿法蚀刻工艺来执行下牺牲层320的去除。
[0127]
参照图37，可以去除栅极绝缘层132c的被下开口174h暴露的部分以暴露沟道层142的侧壁。可以通过湿法蚀刻工艺来执行栅极绝缘层132c的去除。在湿法蚀刻工艺中，栅极绝缘层132c的在沟道层142与第二半导体层176之间的部分可以被下开口174h暴露并且一起被去除，栅极绝缘层132c的在沟道层142与最下面的第一绝缘层120之间的部分也可以被下开口174h暴露并且一起被去除。然而，发明构思不限于此。
[0128]
参照图38，可以在字线切割开口180h(见图35)和下开口174h中填充第一半导体层174。第一半导体层174可以填充最下面的第一绝缘层120与第二半导体层176之间的下开口174h的内部，并且可以接触沟道结构c140c的侧壁c140s。
[0129]
随后，可以通过回蚀工艺去除第一半导体层174的形成在字线切割开口180h的内壁上的部分，并且可以将基底110的顶表面再次暴露于字线切割开口180h的底部部分。
[0130]
此后，可以去除由字线切割开口180h暴露的多个牺牲层310(见图24)以在其中可以去除多个牺牲层310的位置处形成多个栅极空间130gs，然后可以在多个栅极空间130gs的内壁上形成初步栅电极层130p。
[0131]
此后，可以通过执行参照图27至图30描述的工艺来完成半导体器件100c。
[0132]
如上所述，已经在附图和说明书中公开了示例实施例。尽管在这里已经使用特定术语描述了示例实施例，但是它们仅用于描述本公开的发明构思的目的，而不意图限制如权利要求中限定的发明构思的范围。因此，本领域技术人员将理解的是，各种修改和等同的一些示例性实施例根据示例实施例是可能的。因此，本公开的真实技术保护范围将由所附权利要求的发明构思限定。
[0133]
尽管已经参照发明构思的实施例具体地示出并描述了发明构思，但是将理解的是，在不脱离权利要求的精神和范围的情况下，可以在其中进行形式和细节上的各种改变。