半导体结构的形成方法与流程

本发明实施例涉及连接集成电路中的晶体管至电源层或地线层的导电轨结构与其制作方法。

背景技术：

随着半导体技术进展，对更高的储存容量、更快的处理系统、更高效能与更低成本的需求增加。为达这些需求，半导体产业持续缩小布局面积并增加集成电路中的晶体管数目。紧密的集成电路会增加半导体装置所用的内连线线路复杂度。

技术实现要素：

本发明实施例的目的在于提供一种半导体结构的形成方法，以解决上述至少一个问题。

在一些实施例中，半导体结构的形成方法可包括：形成鳍状结构于基板上，且鳍状结构沿着第一水平方向延伸；形成导电轨结构以与鳍状结构相邻，且导电轨结构沿着第一水平方向延伸；以及形成金属栅极结构于鳍状结构与导电轨结构上，且金属栅极结构沿着第二水平方向延伸。

在一些实施例中，半导体结构的形成方法可包括：形成第一组鳍状结构与第二组鳍状结构于基板上，其中第一组鳍状结构与第二组鳍状结构的每一者沿着第一水平方向延伸；形成导电轨结构于第一组鳍状结构与第二组鳍状结构之间，且导电轨结构沿着第一水平方向延伸；以及形成牺牲栅极结构于第一组鳍状结构、第二组鳍状结构与导电轨结构上，且牺牲栅极结构沿着第二水平方向延伸。

在一些实施例中，半导体结构包括：基板；第一垂直结构与第二垂直结构，形成于基板上；以及导电轨结构，位于第一垂直结构与第二垂直结构之间，其中导电轨结构的上表面与第一垂直结构及第二垂直结构的上表面实质上共平面。

本发明实施例的有益效果在于，导电轨结构可横向地与晶体管相邻，其中导电轨结构可提供相邻晶体管所用的电性线路。在一些实施例中，导电轨结构可包含一或多个绝缘层，以及一或多个绝缘层围绕的金属轨。金属轨的上表面可低于相邻晶体管的上表面，或与相邻晶体管的上表面实质上共平面。导电轨结构的优点在于采用晶体管之间的横向空间以用于内连线线路，进而节省高密度集成电路所用的布局面积。

附图说明

图1a为一些实施例中，半导体装置的等角图。

图1b为一些实施例中，半导体装置的俯视图。

图1c及图1d为一些实施例中，半导体装置的剖视图。

图2为一些实施例中，制作半导体装置的方法的流程图。

图3至图7为一些实施例中，半导体装置于制作工艺的多种阶段的剖视图。

图8至图12及图13a为一些实施例中，半导体装置于制作工艺的多种阶段的等角图。

图13b及图13c为一些实施例中，半导体装置于制作工艺的多种阶段的剖视图。

图14及图15a为一些实施例中，半导体装置于制作工艺的多种阶段的等角图。

图15b为一些实施例中，半导体装置于制作工艺的多种阶段的剖视图。

附图标记如下：

c-c,d-d:剖线

d102,s102:间隔

gh:垂直高度

gl:水平尺寸

h108,h124,h130,h138:高度

l108,l124:长度

t428:厚度

w1,w2:水平宽度

w108,w124:宽度

w128h:顶部宽度

w128l:底部宽度

100:半导体装置

102,1021,1022:场效晶体管

106:基板

108,1081,1082,1083,1084,1085,1086:鳍状结构

108a:鳍状物基底部分

108b:堆叠鳍状物部分

103t,108t,110t,124t,126t,130t,138t,628t:上表面

110,1101,1102:外延鳍状物区

112:栅极结构

112a:氧化物层

112b:栅极介电层

112c:栅极

114:栅极间隔物

116,146:蚀刻停止层

118:层间介电层

120,1201,1202,1203:导电轨结构

124:导体层

126,426:绝缘衬垫层

128,428,628:垫层

128f:脚位结构

130:盖层

131:空洞结构

132:源极/漏极接点

138:浅沟槽隔离区

140:内连线结构

146:蚀刻停止层

148:绝缘材料层

162:沟槽导体层

164:绝缘层

200:方法

205,210,215,220,225:步骤

401,4011,4012,4013:沟槽结构

812:多晶硅结构

814:硬掩膜层

844:硬掩膜层

846:空间

1461:通孔

具体实施方式

下述详细描述可搭配附图说明，以利理解本发明的各方面。值得注意的是，各种结构未按比例绘制，如本业常态。实际上为了清楚说明，可任意增加或减少各种结构的尺寸。附图可用于搭配说明实施例。在附图中，类似标号一般用于标示相同、功能类似及/或结构类似的单元。

值得注意的是，下述内容的“一实施例”、“一例示性的实施例”、“例示性”或类似用语所述的实施例可包含特定的特征、结构或特性，但每一实施例可不必包含特定的特征、结构或特性。此外，这些用语不必视作相同实施例。此外，当结合实施例描述特定特征、结构或特性时，无论是否明确说明，本技术领域中技术人员自可结合其他实施例以实施这些特征、结构或特性。

应理解的是，此处的措词或用语的目的为说明而非限制，因此本技术领域中技术人员可依此处说明解释下述说明的措词或用语。

空间性的相对用语如“下方”、“其下”、“下侧”、“上方”、“上侧”或类似用语可用于简化说明某一元件与另一元件在图示中的相对关系。空间性的相对用语可延伸至以其他方向使用的元件，而非局限于图示方向。元件亦可转动90°或其他角度，因此方向性用语仅用以说明图示中的方向。

此处所用的术语“大致”是指在产品或工艺的设计阶段设置的构件或工艺操作的特性或参数的期望值或目标值，具有高于及/或低于所需值的范围。值的范围通常来自制造工艺或容许范围中的细微变化。

在一些实施例中，用语“大约”和“基本上”指的是在5％之内变化的给定数值(比如数值±1％、±2％、±3％、±4％或±5％)。

此处采用的用语“垂直”指的是大致垂直于基板表面。

此处采用的用语“绝缘层”指的是电性绝缘层(如介电层)。

此处采用的用语“选择性”指的是相同蚀刻条件下，两种材料的蚀刻速率比例。

此处采用的用语“第一层与第二层的蚀刻选择性大于或等于n”指的是在相同的蚀刻条件下，第一层的蚀刻速率比第二层的蚀刻速率大至少n倍。

此处采用的用语“高k”指的是高介电常数，其大于氧化硅的介电常数的介电常数(比如大于3.9)。

此处采用的用语“p型”定义的结构、层状物及/或区域掺杂p型掺杂如硼。

此处采用的用语“n型”定义的结构、层状物及/或区域掺杂n型掺杂如磷。

鳍状场效晶体管或全绕式栅极场效晶体管相关的鳍状物的图案化方法可为任何合适方法。举例来说，鳍状物的图案化方法可采用一或多道光刻工艺，包括双重图案化工艺或多重图案化工艺。一般而言，双重图案化工艺或多重图案化工艺结合光刻与自对准工艺，其产生的图案间距小于采用单一的直接光刻工艺所得的图案间距。举例来说，一些实施例形成牺牲层于基板上，并采用光刻工艺图案化牺牲层。采用自对准工艺以沿着图案化的牺牲层侧部形成间隔物。接着移除牺牲层，并可采用保留的间隔物以图案化鳍状物。

半导体产业中的技术进展驱动更高的装置密度、更高效能与更低成本的集成电路的需求。在集成电路演进中，已采用多种三为场效晶体管如鳍状场效晶体管与全绕式栅极场效晶体管以达小间距尺寸，进而减少集成电路面积。然而场效晶体管所用的金属线路占据集成电路区域的大部分，特别是连接电源线层与地线层至场效晶体管的电源轨。举例来说，电源轨可占主要集成电路的约30％面积。综上所述，缩小电源轨的尺寸对达到紧密集成电路而言很重要。

本发明实施例关于连接集成电路中的晶体管至电源层或地线层的导电轨结构与其制作方法。导电轨可横向地形成于基板上的两个相邻鳍状结构之间。换言之，导电轨结构可位于集成电路的晶体管层(在内连线层下)，以输送电源至晶体管。在一些实施例中，导电轨结构的上表面与两个相邻鳍状结构的上表面实质上共平面，或低于两个相邻鳍状结构的上表面。在一些实施例中，导电轨结构可包含导电材料层，以及围绕导电材料层的绝缘材料层。在一些实施例中，导电轨结构的延伸方向实质上平行于两个相邻的鳍状结构。本发明实施例的优点为采用导电轨结构以在集成电路的晶体管层形成电源与地线的线路，因此减少集成电路的内连线层的金属线路需求，进而减少集成电路面积。

在一些实施例中，半导体装置100具有多个场效晶体管102(如场效晶体管1021及1022)与提供场效晶体管102所用的电性连接之一或多个导电轨结构120(如导电轨结构1201至1203)，其将搭配图1a至图1d说明。图1a为一些实施例中，半导体装置100的等角图。图1b为一些实施例中，半导体装置100的俯视图。图1c为一些实施例中，沿着半导体装置100的源极/漏极区(如图1a及图1b的剖线c-c)的剖视图。图1d为一些实施例中，沿着半导体装置100的栅极区(如图1a及图1b的剖线d-d)的剖视图。微处理器、存储器单元或其他集成电路中可包含半导体装置100。虽然附图中的半导体装置100具有两个场效晶体管102(如场效晶体管1021及1022)，但半导体装置100可具有任何数目的场效晶体管102。此外，半导体装置100的等角图与剖视图中多种标示单元的比例与形状，用于说明目的而非局限本发明。

如图1a所示，场效晶体管102与导电轨结构120可形成于基板106上。基板106可为半导体材料如硅。在一些实施例中，基板106可包含结晶硅基板(如晶片)。在一些实施例中，基板106可包含(i)半导体元素如硅或锗；(ii)半导体化合物如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟；(iii)半导体合金如碳化硅锗、硅锗、磷砷化镓、磷化铟镓、砷化铟镓、磷砷化铟镓、砷化铟铝及/或砷化铝镓；或(iv)上述的组合。此外，基板106可依设计需求掺杂(如p型基板或n型基板)。在一些实施例中，基板106可掺杂p型掺杂(如硼、铟、铝或镓)及/或n型掺杂(如磷或砷)。

如图1a及图1b所示，场效晶体管102(如场效晶体管1021及1022)可为鳍状场效晶体管或全绕式栅极场效晶体管，其可包含沿着第一水平方向(如x方向)延伸的一或多个鳍状结构108，以及沿着第二水平方向(如y方向)越过一或多个鳍状结构108的栅极结构112。举例来说，场效晶体管1021可包含栅极结构112越过的两个鳍状结构(如鳍状结构1081及1082)。类似地，场效晶体管1022可包含栅极结构112越过的其他两个鳍状结构(如鳍状结构1083及1084)。如图1a及图1b所示，场效晶体管1021及1022可具有共同的栅极结构112。在一些实施例中，场效晶体管1021及1022的栅极结构112可彼此隔离。在一些实施例中，每一鳍状结构108可用于超过一个场效晶体管102。举例来说，即使鳍状结构1081及1082可用于场效晶体管1021如图1a及图1b所示，沿着第一水平方向(如x方向)与场效晶体管1021相邻的另一场效晶体管102(未图示于图1a及1b)可共用鳍状结构1081及1082。在一些实施例中，鳍状结构108沿着第一水平方向(如x方向)的长度l108(如图1b所示)可为约100nm至约1μm。在一些实施例中，鳍状结构108沿着第二水平方向(如y方向)的宽度w108(如图1b所示)可为约3nm至约50nm。鳍状结构108所用的其他长度与宽度属于本发明实施例范畴与精神。

如图1c及图1d所示，每一鳍状结构108(如鳍状结构1081至1084)可包含鳍状物基底部分108a与位于鳍状物基底部分108a上的堆叠鳍状物部分108b。鳍状物基底部分108a包含的材料可与基板106类似，比如与基板106的晶格常数接近(晶格不匹配在5％以内)的材料。在一些实施例中，鳍状物基底部分108a包含的材料可与基板106相同。堆叠鳍状物部分108b包含的材料可与基板106类似(比如晶格不匹配在5％以内)，且可作为场效晶体管102的通道。在一些实施例中，堆叠鳍状物部分108b可包含多个通道层，且每一通道层的组成材料可彼此相同或不同。在一些实施例中，鳍状物基底部分108a与堆叠鳍状物部分108b在z方向中的垂直高度可各自为约40nm至约60nm。

场效晶体管102亦可包含外延鳍状物区110(如场效晶体管1021所用的外延鳍状物区1101，与场效晶体管1022所用的外延鳍状物区1102)，其可作为场效晶体管102的源极/漏极区。外延鳍状物区110可成长于不在栅极结构112下的鳍状物基底部分108a的部分上。堆叠鳍状物部分108b可夹设于一对外延鳍状物区110之间。外延鳍状物区110可包含外延成长的半导体材料。在一些实施例中，外延成长的半导体材料可与基板106的材料相同。在一些实施例中，外延成长的半导体材料可与基板106的材料类似。举例来说，外延成长的半导体材料的晶格常数，可接近基板106的材料的晶格常数(比如晶格不匹配在5％以内)。在一些实施例中，外延成长的半导体材料可包括(i)半导体材料如锗或硅；(ii)半导体化合物材料砷化镓或砷化铝镓；或(iii)半导体合金如硅锗或磷砷化镓。外延鳍状物区110可掺杂p型掺杂或n型掺杂。p型掺杂可包含硼、铟、铝或镓。n型掺杂可包含磷或砷。在一些实施例中，与不同场效晶体管102相关的外延鳍状物区110可具有不同的掺杂型态。举例来说，外延鳍状物区1101可掺杂如n型，而外延鳍状物区1102可掺杂如p型。

栅极结构112可为多层结构，其包覆一或多个鳍状结构108的部分。举例来说，栅极结构112可包覆鳍状结构1081及1082的部分，以调整场效晶体管102的通道导电性。在一些实施例中，栅极结构112可视作全绕式栅极结构，其中场效晶体管102可视作全绕式栅极场效晶体管102。栅极结构112可包含氧化物层112a、位于氧化物层112a上的栅极介电层112b、位于栅极介电层112b上的栅极112c与位于栅极112c的侧壁上的栅极间隔物114。在一些实施例中，栅极结构112亦可包含绝缘层164以分隔栅极结构112的栅极112c与另一栅极结构112的栅极112c。

氧化物层112a可为包含鳍状结构108的部分(如堆叠鳍状物部分108b)的介电材料。在一些实施例中，氧化物层112a可位于栅极112c与源极/漏极区如外延鳍状物区110之间，以避免两者之间的电性短路。在一些实施例中，氧化物层112a可包含半导体的氧化物材料如氧化硅或氧化硅锗，且其厚度为约1nm至约10nm。氧化物层112a所用的其他材料与形成方法属于本发明实施例的范畴与精神。

栅极介电层112b可包覆鳍状结构108的部分(如堆叠鳍状物部分108b)，并位于氧化物层112a上。栅极介电层112b亦可位于栅极112c与源极/漏极区如外延鳍状物区110之间，以避免两者之间的电性短路。栅极介电层112b可包含氧化硅，其形成方法可为化学气相沉积、原子层沉积、物理气相沉积、电子束蒸镀或其他合适工艺。在一些实施例中，栅极介电层112b可包含(i)氧化硅、氮化硅及/或氮氧化硅的层状物，(ii)高介电常数的介电材料如氧化铪、氧化钛、氧化铪锆、氧化钽、氧化铪硅、氧化锆或氧化锆硅，(iii)高介电常数的介电材料如锂、铍、镁、钙、锶、钪、钇、锆、铝、镧、铈、镨、钕、钐、铕、钆、铽、镝、钬、铒、铥、镱或镏的氧化物，或(iv)上述的组合。高介电常数的介电层的形成方法可为原子层沉积及/或其他合适方法。在一些实施例中，栅极介电层112b可包含绝缘材料层的单层或堆叠。栅极介电层112b的厚度可为约1nm至约5nm。栅极介电层112b所用的其他材料与形成方法属于本发明实施例的范畴与精神。

栅极112c可作为场效晶体管102的栅极末端。栅极112c可包含大致包覆鳍状结构108的部分(堆叠鳍状物部分108b)的金属堆叠。在一些实施例中，栅极112c可包含栅极阻挡层(未图示于图1a至图1d)、栅极功函数层(未图示于图1a至图1d)与栅极金属填充层(未图示于图1a至图1d)。栅极阻挡层可作为后续形成栅极功函数层所用的成核层。在一些实施例中，栅极阻挡层可进一步实质上避免金属(如铝)自栅极功函数层扩散至下方层(如栅极介电层112b或氧化物层112a)。栅极阻挡层可包含钛、钽、氮化钛、氮化钽或其他合适的扩散阻挡材料。栅极功函数层可包含单一金属层或金属层堆叠。金属层堆叠包含的金属其功函数值可彼此相同或不同。在一些实施例中，栅极功函数层可包含铝、铜、钨、钛、钽、氮化钛、氮化钽、镍硅化物、钴硅化物、银、碳化钽、氮化钽硅、碳氮化钽、钛铝、氮化钛铝、氮化钨、金属合金及/或上述的组合。在一些实施例中，栅极功函数层可包含掺杂铝的金属如掺杂铝的钛、掺杂铝的氮化钛、掺杂铝的钽或掺杂铝的氮化钽。栅极金属填充层可包含单一金属层或金属层堆叠。金属层堆叠可包含彼此不同的金属。在一些实施例中，栅极金属填充层可包含合适的导电材料，比如钛、银、铝、氮化钛铝、碳化钽、碳氮化钽、氮化钽硅、锰、锆、氮化钛、氮化钽、钌、钼、氮化钨、铜、钨、钴、镍、碳化钛、碳化钛铝、碳化钽铝、金属合金或上述的组合。栅极阻挡层、栅极功函数层与栅极金属填充层所用的其他材料，属于本发明实施例的范畴与精神。

在一些实施例中，栅极间隔物114可物理接触氧化物层112a与栅极介电层112b。栅极间隔物114可具有介电常数小于约3.9的低介电常数材料。举例来说，栅极间隔物114可包含绝缘材料如氧化硅、氮化硅、低介电常数材料或上述的组合。在一些实施例中，栅极间隔物114的厚度可为约2nm至约10nm。栅极间隔物114所用的其他材料与厚度属于本发明实施例的范畴与精神。

场效晶体管102亦可包含源极/漏极接点132形成于外延鳍状物区110上，以电性连接下方的外延鳍状物区110至集成电路的其他单元(未图示于图1a至图1d)。源极/漏极接点132可包含硅化物层与硅化物层上的导电区(未图示于图1a至图1d)。硅化物层可包含金属硅化物，且可提供低电阻界面于导电区与下方的外延鳍状物区110之间。形成金属硅化物所用的金属例子可为钴、钛或镍。导电区可包含导电材料如钨、铝或钴。导电区的平均水平尺寸(比如x方向中的宽度)可为约15nm至约25nm，且平均垂直尺寸(如z方向中的高度)可为约400nm至约600nm。在一些实施例中，至少一导电衬垫层(未图示)可位于硅化物层与导电区之间。导电衬垫层可为扩散阻挡层，且可包含导电材料的单层或堆叠，且导电材料可为氮化钛、钛、镍、氮化钽、钽或上述的组合。在一些实施例中，导电衬垫层可作为粘着促进层、粘着层、底漆层、保护层及/或成核层。在一些实施例中，导电衬垫层的厚度可为约1nm至约2nm。依据此处说明的内容，导电衬垫层、硅化物层与导电区所用的其他材料与尺寸属于本发明实施例的范畴与精神。

如图1a及图1c所示，半导体装置100可还包含蚀刻停止层116、层间介电层118与浅沟槽隔离区138。蚀刻停止层116可保护栅极结构112及/或源极/漏极区如外延鳍状物区110。举例来说，可在形成层间介电层118及/或源极/漏极接点结构(未图示)时提供此保护。蚀刻停止层可位于栅极间隔物114的侧壁及/或源极/漏极区如外延鳍状物区110的表面上。在一些实施例中，蚀刻停止层116可包含氮化硅、氧化硅、氮氧化硅、碳化硅、碳氮化硅、氮化硼、氮化硼硅、氮化碳硼硅或上述的组合。在一些实施例中，蚀刻停止层116的厚度可为约3nm至约30nm。蚀刻停止层116所用的其他材料与厚度属于本发明实施例的范畴与精神。

层间介电层118可位于蚀刻停止层116上，且可包含介电材料。介电材料的沉积方法适用于可流动的介电材料，比如可流动的氧化硅、可流动的氮化硅、可流动的氮氧化硅、可流动的碳化硅或可流动的碳氧化硅。举例来说，可采用可流动的化学气相沉积法以沉积可流动的氧化硅。在一些实施例中，介电材料可为氧化硅。在一些实施例中，层间介电层118的厚度可为约50nm至约200nm。层间介电层118所用的其他材料、厚度与形成方法属于本发明实施例的精神与范畴。

浅沟槽隔离区138可提供水平(如y方向)的相邻鳍状结构108之间的电性隔离。举例来说，浅沟槽隔离区138可电性隔离鳍状结构1081与鳍状结构1082。综上所述，浅沟槽隔离区138可提供不同鳍状结构108上的场效晶体管102之间的电性隔离。此外，浅沟槽隔离区138可提供场效晶体管102与相邻的有源或无源单元(整合至基板106或沉积于基板106上，未图示)之间的电性隔离。在一些实施例中，浅沟槽隔离区138可包含多层，比如氮化物层、位于氮化物层上的氧化物层、以及位于氮化物层上的绝缘层。在一些实施例中，绝缘层可包含氧化硅、氮化硅、氮氧化硅、掺杂氟的硅酸盐玻璃、低介电常数的介电材料及/或其他合适的绝缘材料。

如图1a、图1c及图1d所示，半导体装置100亦可包含多个导电轨结构120(如导电轨结构1201至1203)，其各自沿着第一水平方向(如x方向)延伸并位于浅沟槽隔离区138上。导电轨结构120可在y方向中横向地与场效晶体管102相邻，并可设置为相邻场效晶体管102所用的金属内连线。举例来说，导电轨结构1202可位于场效晶体管1021与场效晶体管1022之间，且可提供场效晶体管1021及/或场效晶体管1022所用的电性连接。在一些实施例中，导电轨结构120可在y方向中横向地位于在y方向中水平地相邻的两个场效晶体管102的最外侧的鳍状结构108之间。举例来说，场效晶体管1021与场效晶体管1022在y方向中可水平地彼此面对与相邻。场效晶体管1021可包含一组鳍状结构108(如鳍状结构1081及1082)，其中鳍状结构1082可视作场效晶体管1021的最外侧鳍状结构108(面对场效晶体管1022)。类似地，场效晶体管1022可包含另一组鳍状结构108(如鳍状结构1083及1084)，其中鳍状结构1083可视作场效晶体管1022的最外侧鳍状结构108(面对场效晶体管1021)。综上所述，导电轨结构1202可在y方向中横向地位于场效晶体管102的最外侧鳍状结构1082与场效晶体管1022的最外侧鳍状结构1083之间。在一些实施例中，导电轨结构120可选择性地位于两个彼此较远的相邻鳍状结构108之间。以图1d为例，半导体装置100可包含鳍状结构1081与鳍状结构1081相邻的鳍状结构1082、以及与鳍状结构1082相邻的鳍状结构1083。鳍状结构1082及1083彼此较远，而鳍状结构1081及1082彼此较近(比如间隔s102>间隔d102)。综上所述，导电轨结构1202可选择性地位于较宽间隔d102的鳍状结构1082及1083之间，而浅沟槽隔离区138、栅极结构112或外延鳍状物区110可位于较窄间隔s102的鳍状结构1081及1082之间。在一些实施例中，导电轨结构120可横向地(比如在y方向中)位于任何两个相邻的鳍状结构108之间。

如图1b所示，导电轨结构120可实质上平行于相邻的鳍状结构108。举例来说，导电轨结构1202可与鳍状结构1082及1083相邻，而导电轨结构1202、鳍状结构1082与鳍状结构1083均可沿着第一水平方向(如x方向)延伸。在一些实施例中，导电轨结构120可延伸越过相邻的场效晶体管102的栅极结构112。举例来说，导电轨结构1202可与场效晶体管1021相邻，其中导电轨结构1202可延伸越过场效晶体管1021的栅极结构112。导电轨结构120沿着第一水平方向(如x方向)可实质上延伸超出相邻的鳍状结构108。举例来说，导电轨结构120的长度l124大于或实质上等于相邻的鳍状结构108的长度l108。在一些实施例中，导电轨结构120的长度l124可为约100nm(比如大于鳍状结构108的长度l108)至约50μm(比如实质上等于集成电路中的电路单元宽度)。在一些实施例中，导电轨结构120可沿着第一水平方向(如x方向)延伸并与一组鳍状结构108相邻，其中鳍状结构108的每一者可沿着第一水平方向(如x方向)彼此相邻。以图1b为例，导电轨结构1201可沿着第一水平方向(如x方向)延伸并与鳍状结构1081及1086平行，其中鳍状结构1081与1086可在第一水平方向(如x方向中)彼此相邻。类似地，导电轨结构1202、鳍状结构1082与鳍状结构1085均可沿着第一水平方向(如x方向)延伸，其中鳍状结构1082及1085可在第一水平方向(如x方向)中彼此相邻。在一些实施例中，导电轨结构120可沿着第一方向(如x方向)延伸，并在第一水平方向中与一组场效晶体管102彼此相邻。举例来说，导电轨结构1201可沿着第一水平方向(如x方向)延伸并与场效晶体管1021及1022平行，其中场效晶体管1021及1022可在第一水平方向(如x方向)中彼此平行。在一些实施例中，导电轨结构120可沿着第一水平方向如x方向延伸并与一组鳍状结构108相邻，其中鳍状结构108的每一者可沿第二水平方向如y方向彼此相邻。举例来说，导电轨结构1202可沿着第一水平方向如x方向延伸并与鳍状结构1082及1083平行，其中鳍状结构1082及1083在第二水平方向如y方向中彼此相邻。

如图1c及图1d所示，导电轨结构120可包含导体层124、位于导体层124与导电轨结构120的场效晶体管102之间的绝缘衬垫层126、以及位于导体层124及/或绝缘衬垫层126之下的垫层128。导体层124可为电源轨，其连接相邻的场效晶体管102至电源层或地线层。举例来说，一些实施例的场效晶体管102其源极/漏极接点132，可经由导电轨结构120电性连接至电源层或地线层。在一些实施例中，导体层124可为金属线路，其可提供相邻的场效晶体管102所用的内连线。导体层124可沿着第一方向(如x方向)延伸，并平行于导电轨结构120的相邻鳍状结构108。在一些实施例中，导体层124水平延伸的长度(如x方向中的长度l124)大于相邻的鳍状结构108的长度。导体层124与相邻的鳍状结构108可位于实质上相同的垂直高度(比如在z方向中)。在一些实施例中，导体层124的上表面124t可垂直地(比如在z方向中)低于相邻的鳍状结构108的上表面108t。在一些实施例中，导体层124的上表面124t可垂直地(比如在z方向中)低于相邻的外延鳍状物区110的上表面110t。导体层124可包含任何适用于金属内连线的导电材料。举例来说但不限于此，导体层124可包含铜、钴、镍、钌、铑、铱、锇、铝、铟、钨、碳纳米管或上述的组合。在一些实施例中，导体层124亦可包含阻挡衬垫层(未图示于图1a至图1d)以避免导体层124与导体层124的相邻场效晶体管102之间的金属扩散。举例来说但不限于此，阻挡衬垫层可包含金属化材料(如钽或钛钨)、金属氧化物(如氧化铝、氧化镁、氧化铬、氧化铌或氧化钛)、金属氮化物(如氮化钽或氮化钛)、有机硅烷(如具有长烷链的三甲氧基硅烷)、有机膦、其他合适材料或上述的组合。

绝缘衬垫层126可包含任何适用于分隔导体层124与一或多个场效晶体管102(与导电轨结构120相邻)的绝缘材料。举例来说，绝缘衬垫层126可位于导体层124与导电轨结构120的相邻鳍状结构108之间。在一些实施例中，绝缘衬垫层126可位于导体层124与导电轨结构120的相邻外延鳍状物区110之间。在一些实施例中，绝缘衬垫层126可位于导体层124与导电轨结构120的相邻栅极结构112之间。在一些实施例中，绝缘衬垫层126可围绕导体层124的侧部与底部。举例来说但不限于此，绝缘衬垫层126可包含氧化硅、氮化硅、氮氧化硅、低介电常数的介电材料、高介电常数的介电材料或上述的组合。

垫层128可作为牺牲层，以在形成栅极结构112的工艺步骤时保护导电轨结构120。垫层128可包含任何合适的介电材料，其蚀刻选择性不同于绝缘衬垫层126。在一些实施例中，垫层128与绝缘衬垫层126的蚀刻选择性可大于或等于约70。举例来说但不限于此，垫层128可包含氧化硅、氮氧化硅、低介电常数的介电材料、高介电常数的介电材料或上述的组合。

在一些实施例中，导电轨结构120亦可包含盖层130位于导体层124上。盖层130可包含任何合适的绝缘材料以分隔导体层124与源极/漏极接点132。在一些实施例中，盖层130的上表面130t可与相邻鳍状结构108的上表面108t实质上共平面。举例来说但不限于此，盖层130可包含氧化硅、氮氧化硅、低介电常数的介电材料、高介电常数的介电材料或上述的组合。

在一些实施例中，半导体装置100亦可包含空洞结构131，且导电轨结构120、外延鳍状物区110与连接至外延鳍状物区110的鳍状结构108围绕空洞结构131。空洞结构131可沿着第一水平方向(如x方向)延伸，并与导电轨结构120及外延鳍状物区110平行。在一些实施例中，栅极结构112亦可为绕空洞结构131。在一些实施例中，空洞结构可露出外延鳍状物区110的结晶表面如(111)晶面。

半导体装置100亦可包含内连线结构140于场效晶体管102上。内连线结构140可提供下方的场效晶体管102所用的金属线路。内连线结构140可包含蚀刻停止层146与绝缘材料层148位于场效晶体管102上。蚀刻停止层146与绝缘材料层148的组成可为任何合适的介电材料，且可具有彼此不同的蚀刻选择性。举例来说但不限于此，蚀刻停止层146与绝缘材料层148的组成可为氧化硅、氮化硅、低介电常数的介电材料或高介电常数的介电材料。内连线结构140亦可包含沟槽导体层162穿过蚀刻停止层146与绝缘材料层148。沟槽导体层162可电性连接下方的场效晶体管102。以图1d为例，沟槽导体层162可接触下方的场效晶体管102的栅极112c。在一些实施例中，沟槽导体层162可接触下方场效晶体管的源极/漏极接点132。沟槽导体层162可包含任何合适的导电材料如钨、铝、铜、钴、钛、钽、钌、钼、硅化物材料或导电的氮化物材料。在一些实施例中，内连线结构140亦可包含导电材料层(未图示于图1c及图1d)位于沟槽导体上，其中导电材料层可为下方的场效晶体管102所用的金属线路。

图2为一些实施例中，制作半导体装置100的方法200的流程图。为了说明目的，图2所示的步骤将搭配制作图3至图12、图13a至图13c、图14、图15a及图15b所示的半导体装置的工艺说明。图3至图7为一些实施例中，沿着图1a的剖线c-c的剖视图。图8至图12、图13a、图14及图15a为一些实施例中，半导体装置100于制作的多种阶段的等角图。图13b及图13c为一些实施例中，图13a的结构于制作的多种阶段中沿着剖线d-d及c-c的剖视图。图15b为一些实施例中，图15a的结构于制作的多种阶段中沿着剖线c-c的剖视图。依据具体应用，可由不同顺序进行步骤或不进行一些步骤。方法200可产生完整的半导体装置100。综上所述，应理解在方法200之前、之中、获知后可提供额外工艺，且一些其他工艺仅简述于此。此外，图1a至图1d、图3至图12及13a至图13c中具有相同标号的单元说明可彼此通用，除非另外说明。

在步骤205中，形成多个鳍状结构以用于第一鳍状场效晶体管与第二鳍状场效晶体管。以图3为例，鳍状结构1081与1082可形成于基板106上以用于场效晶体管1021。类似地，鳍状结构1083与1084可形成于基板106上以用于场效晶体管1022。形成鳍状结构108(如鳍状结构1081至1084)的方法可包括(i)图案化硬掩膜层(未图示于图3)于基板106上，以及(ii)经由图案化的硬掩膜层蚀刻基板106。举例来说但不限于此，硬掩膜层可为含氧化硅的薄膜，且其形成方法可采用热氧化工艺。在一些实施例中，硬掩膜层的组成可为氮化硅，且其形成方法可采用低压化学气相沉积或等离子体辅助化学气相沉积工艺。图案化的硬掩膜可定义场效晶体管102的鳍状结构108。举例来说，图案化的硬掩膜可定义每一场效晶体管102中的鳍状结构108的数目。在一些实施例中，图案化的硬掩膜可定义每一场效晶体管102中的鳍状结构108之间的间隔d102，其可为约10nm至约50nm。在一些实施例中，图案化的硬掩膜可定义两个相邻场效晶体管102之间的间隔s102，其可为约20nm至约100nm。蚀刻基板106的方法可包括干蚀刻、湿蚀刻或上述的组合。干蚀刻工艺采用的蚀刻剂可包括含氧气体、含氟气体(如四氟化碳、六氟化硫、二氟甲烷、氟仿及/或六氟乙烷)、含氯气体(如氯气、氯仿、四氯化碳及/或三氯化硼)、含溴气体(如溴化氢及/或溴仿)、含碘气体、其他合适的蚀刻气体及/或等离子体或上述的组合。湿蚀刻工艺可包含在稀释氢氟酸，氢氧化钾溶液，氨，含氢氟酸、硝酸、醋酸或上述的组合的溶液中进行蚀刻。在一些实施例中，蚀刻基板106之后的鳍状结构108各自的高度h108为约60nm至约120nm。在一些实施例中，蚀刻基板106之后的鳍状结构108各自沿着yz平面的剖面为锥形，其在y方向中靠近基板106的水平宽度w1大于靠近鳍状结构108的上表面108t的水平宽度w2。在一些实施例中，水平宽度w1及w2可各自为约6nm至约20nm。

此外，在步骤205中可形成浅沟槽隔离区138于基板106之上与鳍状结构108之间。举例来说但不限于此，形成浅沟槽隔离区138的方法可包括(i)沉积绝缘材料层的堆叠于基板106与鳍状结构108上，且沉积方法可采用合适的沉积工艺如原子层沉积、化学气相沉积、可流动的化学气相沉积、高密度等离子体化学气相沉积、次压化学气相沉积或高深宽比工艺，(ii)退火绝缘材料层堆叠，(iii)化学机械研磨绝缘材料层堆叠，与(iv)采用干蚀刻及/或湿蚀刻工艺回蚀刻研磨的绝缘材料层堆叠，以形成鳍状结构108之间的浅沟槽隔离区138。在回蚀刻之后，最终的浅沟槽隔离区138的上表面138t可垂直地(比如在z方向中)低于鳍状结构108的上表面108t。在一些实施例中，垂直地(比如在z方向中)位于上表面108t及138t之间的鳍状结构108的部分，可视作堆叠鳍状物部分108b，其可为场效晶体管102的通道区。垂直地(比如在z方向中)低于上表面138t的鳍状结构108的部分，可视作鳍状基底部分108a。在一些实施例中，浅沟槽隔离区138的高度h138可为约40nm至约60nm。浅沟槽隔离区138所用的其他材料、形成方法与尺寸属于本发明实施例的范畴与精神。

在一些实施例中，在图案化硬掩膜层(未图示于图3)于基板106上之前，形成鳍状结构的方法可进一步包含外延成长一或多个半导体层(未图示于图3)于基板106上。一或多个半导体层包含的半导体材料可与基板106类似(比如晶格不匹配在5％以内)或不同。在一些实施例中，一或多个半导体层包括硅或硅锗，且硅锗的锗浓度为约25原子％至约50原子％。在一些实施例中，一或多个半导体层的外延成长方法可采用(i)化学气相沉积工艺如低压化学气相沉积、原子层化学气相沉积、超高真空化学气相沉积、远端等离子体化学气相沉积或任何其他合适的化学气相沉积工艺；(ii)分子束外延工艺；(iii)任何合适的外延工艺；或(iv)上述的组合。在一些实施例中，在外延成长工艺时可不掺杂一或多个半导体层，或在外延成长工艺时采用(i)p型掺杂如硼、铟或镓；及/或(ii)n型掺杂如磷或砷以原位掺杂一或多个半导体层。对p型原位掺杂而言，可采用p型掺杂前驱物如乙硼烷、三氟化硼及/或其他p型掺杂前驱物。对n型原位掺杂而言，可采用n型掺杂前驱物如磷化氢、砷化氢及/或其他n型掺杂前驱物。

如图2所示的步骤210中，形成导电轨结构于第一鳍状场效晶体管与第二鳍状场效晶体管之间。以图7为例，每一导电轨结构120(如导电轨结构1201至1203)可形成于相邻的鳍状结构108之间。形成导电轨结构120的方法可包括(i)形成垫层428与绝缘衬垫层426(如图4所示)于图3的结构上，(ii)形成导体层124(如图5所示)于图4的结构上，(iii)形成盖层130(如图6所示)于导体层124上，以及(iv)使垫层628凹陷(如图6所示)以露出每一鳍状结构108与绝缘衬垫层126(如图7所示)。

如图4所示，形成垫层428的方法可包含沉积一或多个绝缘材料层于图3的结构上。垫层428所用的一或多个绝缘材料层可包含任何合适的介电材料，比如氧化硅、氮化硅、氮氧化硅、掺杂氟的硅酸盐玻璃、氧化物材料、氮化物材料、低介电常数材料或高介电常数材料。垫层428所用的一或多个绝缘材料层的沉积方法可采用适用于沉积介电材料的工艺，比如原子层沉积工艺或化学气相沉积工艺。如图4所示，垫层428可顺应性地形成于鳍状结构108与浅沟槽隔离区138上的沟槽结构401(如沟槽结构4011至4013)上。沟槽结构401的延伸方向可与相邻的鳍状结构108平行(比如沿着x方向)。在一些实施例中，沟槽结构401与相邻的鳍状结构108可延伸于相同的水平方向中(比如沿着x方向)，而沟槽结构401的长度(未图示于图4)可大于或实质上等于相邻的鳍状结构108沿着相同水平方向的长度。在一些实施例中，垫层428的厚度t428可大于每一场效晶体管102中的鳍状结构108之间的间隔d102，而厚度t428可小于两个相邻场效晶体管102之间的间隔s102。综上所述，垫层428可封住每一场效晶体管102中的鳍状结构108，且垫层428可形成于每一场效晶体管102之间的沟槽结构401。以图4为例，垫层428可封住场效晶体管1021中的鳍状结构1081及1082，以及场效晶体管1022中的鳍状结构1083及1084，且垫层428可形成于场效晶体管1021与场效晶体管1022之间的沟槽结构4012中。在一些实施例中，垫层428的厚度t428可为约5nm至约10nm。

形成绝缘衬垫层426的方法可包含沉积一或多个绝缘材料层于垫层428上。绝缘衬垫层426所用的一或多个绝缘材料层与垫层428具有不同选择性。在一些实施例中，绝缘衬垫层426与垫层428的蚀刻选择性可大于或等于约70。举例来说但不限于此，绝缘衬垫层426所用的一或多个绝缘材料层可包括氮化硅、碳氮化硅、氧化铪、氧化锆、低介电常数材料或高介电常数材料。绝缘衬垫层426所用的一或多个绝缘材料层的沉积方法可采用适用于沉积介电材料的工艺，比如原子层沉积工艺或化学气相沉积工艺。在一些实施例中，绝缘衬垫层426的厚度可为约5nm至约10nm。

如图5所示，形成导体层124的方法可包括(i)沉积一或多个导电材料层于图4的结构上(比如图4所示的沟槽结构4011至4013上)，以及(ii)回蚀刻沉积的一或多个导电材料层。在一些实施例中，形成导体层124的方法可还包括采用光刻工艺图案化硬掩膜层(未图示于图5)于沉积的一或多个导电材料层上，并经由图案化的硬掩膜层回蚀刻一或多个导电材料层。一或多个导电材料层可包低电阻的任何合适导电材料。举例来说但不限于此，导体层124所用的一或多个导电材料层可包含钨、铝、铜、钴、钛、钽、钌、钼、硅化物材料或导电的氮化物材料。一或多个导电材料层的沉积方法可采用合适的沉积工艺，比如化学气相沉积工艺、原子层沉积工艺、物理气相沉积工艺、热蒸镀工艺或电子束蒸镀工艺。回蚀刻一或多个导电材料层的方法可为干蚀刻工艺、湿蚀刻工艺或上述的组合，其可自绝缘衬垫层426及/或垫层428选择性地蚀刻一或多个导电材料层。在一些实施例中，干蚀刻工艺与施蚀刻工艺各自对一或多个导电材料层与绝缘衬垫层426的蚀刻选择性大于或等于70。在一些实施例中，干蚀刻工艺可包含采用惰气如氩气、氙气、氦气或上述的组合的等离子体干蚀刻。在一些实施例中，干蚀刻工艺可包括等离子体干蚀刻，其采用的气体混合物压力为约1mtorr至约100mtorr。在一些实施例中，湿蚀刻工艺可采用氢氟酸或磷酸作为蚀刻剂。在回蚀刻工艺之后，每一沟槽结构401(如沟槽结构4011至4013)中的最终导体层124可彼此分隔。一些实施例在回蚀刻工艺之后，最终导体层124的上表面124t可垂直地低于鳍状结构108的上表面108t，或与鳍状结构108的上表面108t实质上共平面。在一些实施例中，回蚀刻工艺之后的最终导体层124其高度h124实质上接近高于浅沟槽隔离区138的鳍状结构108的部分的高度，比如约30nm至约50nm。在一些实施例中，回蚀刻工艺后的导体层124可具有宽度w124，其与两个相邻场效晶体管102之间的间隔实质上相同，比如约80nm至约150nm。

如图6所示，形成盖层130的方法可包括(i)沉积一或多个介电材料层于图5的结构上(比如导体层124与绝缘衬垫层426上)，以及(ii)采用化学机械研磨工艺研磨沉积的一或多个介电材料层以形成盖层130。盖层130所用的一或多个介电材料层可包含任何合适的绝缘材料，比如低介电常数的介电材料或高介电常数的介电材料。举例来说但不限于此，盖层130所用的一或多个介电材料层可包含氮化硅、碳氮化硅、氧化铪、氧化锆、低介电常数材料或高介电常数材料。在一些实施例中，盖层130所用的一或多个介电材料层可与绝缘衬垫层426的材料相同。在一些实施例中，盖层130所用的一或多个介电材料层与垫层428可具有不同选择性。盖层130所用的一或多个介电材料层的沉积方法可采用适用于沉积介电材料的工艺，比如原子层沉积工艺或化学气相沉积工艺。研磨沉积的一或多个介电材料层，可移除沉积的一或多个介电材料层的部分，以形成具有平坦化上表面130t的盖层130。在一些实施例中，研磨沉积的一或多个介电材料层，可移除绝缘衬垫层426的部分以形成具有平坦化上表面126t的绝缘衬垫层126。在一些实施例中，研磨沉积的一或多个介电材料层的步骤，可移除垫层428的部分以形成具有平坦化上表面628t的垫层628。在一些实施例中，上表面103t、126t及628t可与相邻鳍状结构108的上表面108t实质上共平面。在一些实施例中，研磨工艺后的最终盖层130的高度h130可为约5nm至约20nm。

如图7所示，使垫层628凹陷以形成垫层128的方法，可为干蚀刻工艺、湿蚀刻工艺或上述的组合。干蚀刻工艺与湿蚀刻工艺对垫层628与盖层130(及/或绝缘衬垫层126)的蚀刻选择性可各自大于或等于70。综上所述，可采用盖层130及/或绝缘衬垫层126作为硬掩膜，并由干蚀刻工艺及/或湿蚀刻工艺移除垫层628。在一些实施例中，干蚀刻工艺可采用等离子体干蚀刻，其气体混合物具有八氟环丁烷、氩气、氧气与氦气的混合物，氟仿与氦气的混合物，四氟化碳、二氟甲烷、氯气与氧气的混合物，溴化氢、氧气与氦气的混合物，或上述的组合，且气体混合物的压力为约1mtorr至约5mtorr。在一些实施例中，湿蚀刻工艺可采用硅氢氟酸处理、铵与过氧化氢的混合物、硫酸与过氧化氢的混合物、热去离子水或上述的组合。综上所述，在使垫层628凹陷之后，可形成垫层128于盖层130、绝缘衬垫层126与导体层124之下。此外，使垫层628凹陷的步骤可露出每一鳍状结构108的侧壁。一些实施例在使垫层628凹陷之后，最终垫层128可包含脚位结构128f于垫层128的两侧，以形成垫层128所用的斜向侧壁。在一些实施例中，包含脚位结构128f的垫层128的底部宽度w128l可为约20nm至约70nm，而顶部宽度w128h可为约30nm至约100nm。在一些实施例中，形成垫层128之后的最终导电轨结构120与相邻鳍状结构108之间的间隔，实质上等于垫层128的厚度t428。

如图2所示的步骤215中，形成多个牺牲栅极结构与源极/漏极区于多个鳍状结构上。以图10为例，可形成多个多晶硅结构812于每一鳍状结构108与导电轨结构120上，并形成外延鳍状物区110(如外延鳍状物区1101及1102)于每一鳍状结构108上以与导电轨结构120相邻，如图8至10所示。形成多晶硅结构812与外延鳍状物区110的方法可包括(i)形成一或多个多晶硅结构812于鳍状结构108与导电轨结构120上(如图8所示)，(ii)形成栅极间隔物114于多晶硅结构812的侧壁上(如图9所示)，以及(iii)形成外延鳍状物区110于基板106上(如图10所示)。

如图8所示，形成多晶硅结构的方法可包括(i)毯覆性沉积多晶硅材料层于鳍状结构108与导电轨结构120(如导电轨结构1201至1203)上，以及(ii)经由多晶硅材料层上的图案化的硬掩膜层814，蚀刻多晶硅材料层。在一些实施例中，多晶硅材料层可未掺杂，而硬掩膜层814可包含氧化物层及/或氮化物层。氧化物层的形成方法可采用热氧化工艺，而氮化物层的形成方法可采用低压化学气相沉积或等离子体辅助化学气相沉积。硬掩膜层814可保护多晶硅结构812免于后续工艺步骤(如形成栅极间隔物114、外延鳍状物区110、层间介电层118及/或蚀刻停止层116的步骤)影响。

毯覆性沉积多晶硅材料层的方法可包含化学气相沉积、物理气相沉积、原子层沉积或其他合适的沉积工艺。蚀刻沉积多晶硅材料层以形成多晶硅结构的方法，可包含干蚀刻、湿蚀刻或上述的组合。多晶硅结构各自具有x方向中的水平尺寸gl与z方向中的垂直高度gh。在一些实施例中，多晶硅结构812的垂直尺寸gh可为约100nm至约150nm。多晶硅结构812的高宽比可大于或等于约0，其中高宽比为垂直高度gh与水平尺寸gl的比例。在一些实施例中，蚀刻沉积的多晶硅材料层以形成多晶硅结构812的方法，可包含四道蚀刻步骤。第一多晶硅蚀刻步骤采用的气体混合物可具有溴化氢、氧气、氟仿与氯气。第二多晶硅蚀刻步骤采用的气体混合物可具有溴化氢、氧气、氯气与氮气，且气体混合物的压力为约45mtorr至约60mtorr。第三多晶硅蚀刻步骤采用的气体混合物可具有溴化氢、氧气、氯气、氮气与氩气，且气体混合物的压力为约45mtorr至约60mtorr。第四多晶硅蚀刻步骤采用的气体混合物可具有溴化氢、氧气、氯气与氮气，且气体混合物的压力为约45mtorr至约60mtorr。第一多晶硅蚀刻步骤的多晶硅蚀刻速率，高于第二、第三及/或第四多晶硅蚀刻步骤的多晶硅蚀刻速率。第一多晶硅蚀刻步骤用于蚀刻鳍状结构108与导电轨结构120之上，毯覆性沉积的多晶硅材料层的不想要的部分。第二、第三及第四多晶硅蚀刻步骤可用于蚀刻深宽比大于约1:15的空间846中，毯覆性沉积的多晶硅材料层的不想要的部分。

如图9所示，形成栅极间隔物114的方法可包括由化学气相沉积、物理气相沉积或原子层沉积工艺毯覆性沉积绝缘材料层(如氧化物或氮化物材料)于图8的结构上(如鳍状结构108与多晶硅结构812上)，接着进行蚀刻工艺(如反应性离子蚀刻或采用氯或氟为主的蚀刻剂的其他干蚀刻工艺)。在一些实施例中，栅极间隔物114在x方向中的水平厚度为约3nm至约10nm。

形成外延鳍状物区110的步骤可包括(i)回蚀刻多晶硅结构812与栅极间隔物114未覆盖的鳍状结构108的部分，以及(ii)成长外延鳍状物区110(如外延鳍状物区1101及1102)于多晶硅结构812与栅极间隔物114未覆盖的蚀刻后的鳍状结构108上。在回蚀刻工艺时，硬掩膜层844与栅极间隔物114可保护多晶硅结构812免于蚀刻。此外，在回蚀刻工艺时，盖层130与绝缘衬垫层126可保护导电轨结构120免于蚀刻。在一些实施例中，回蚀刻鳍状结构108以移除鳍状结构108的堆叠鳍状物部分108b的方法，可为偏电压蚀刻工艺。在一些实施例中，回蚀刻鳍状结构108可露出鳍状结构108的鳍状物基底部分108a的部分。在一些实施例中，回蚀刻鳍状结构108可露出多晶硅结构812之下的鳍状结构108的部分(如堆叠鳍状物部分108b)。举例来说但不限于此，偏电压蚀刻工艺的压力可为约1mtorr至约1000mtorr，功率可为约50w至约1000w，偏电压可为约20v至约500v，温度可为约40℃至约60℃，并采用溴化氢及/或氯气作为蚀刻气体。

回蚀刻工艺之后可成长一或多个外延半导体材料于鳍状结构108的露出部分上。在一些实施例中，鳍状结构108的露出部分可包含(i)多晶硅结构812与栅极间隔物114未覆盖的鳍状物基底部分108a，与(ii)多晶硅结构812之下的堆叠鳍状物部分108b。在一些实施例中，光刻工艺图案化的掩膜层(未图示)可定义鳍状结构108的露出部分。综上所述，不同场效晶体管102所用的外延鳍状物区110可彼此不同。举例来说，场效晶体管1021所用的外延鳍状物区1101与场效晶体管1022所用的外延鳍状物区1102可具有不同材料及/或掺杂。如图9所示，导电轨结构120可在y方向中水平地限制场效晶体管102所用的外延鳍状物区110。综上所述，导电轨结构120可避免两个相邻的场效晶体管102的外延鳍状物区110合并。在一些实施例中，每一场效晶体管102在最外侧的鳍状结构108与相邻的导电轨结构120之间可具有实质上相同的间隔。举例来说，每一场效晶体管102与最外侧的鳍状结构108之间隔可实质上等于图7所示的厚度t428。因此每一场效晶体管102的外延鳍状物区110的体积，可直接取决于外延鳍状物区之下的鳍状结构108的数目。举例来说，场效晶体管1021所用的外延鳍状物区1101与场效晶体管1022所用的外延鳍状物区1102可具有实质上彼此相同的体积，其中场效晶体管1021及1022可具有彼此相同的鳍状结构108的数目。

外延鳍状物区110所用的一或多种外延半导体材料各自的晶格常数，可与鳍状结构108及/或基板106的晶格常数实质上接近(比如晶格不匹配在约5％以内)。在一些实施例中，外延鳍状物区110所用的一或多种外延半导体材料可与基板106、鳍状物基底部分108a及/或堆叠鳍状物部分108b的材料相同。在一些实施例中，外延鳍状物区110所用的一或多种外延半导体材料可包含(i)半导体材料如锗与硅；(ii)半导体化合物材料如砷化镓及/或砷化铝镓；或(iii)半导体合金如硅锗及/或磷砷化镓。在一些实施例中，源极/漏极区如外延鳍状物区110的成长方法可为(i)化学气相沉积如低压化学气相沉积、原子层化学气相沉积、超高真空化学气相沉积、远端等离子体化学气相沉积或任何其他合适的化学气相沉积；(ii)分子束外延工艺；(iii)任何合适外延工艺；或(iv)上述的组合。在一些实施例中，外延鳍状物区110的成长方法可为外延沉积与部分蚀刻工艺，且可重复至少一次外延沉积与部分蚀刻工艺。这些循环的沉积与部分蚀刻工艺亦称作循环沉积-蚀刻工艺。外延鳍状物区110可掺杂如p型或n型。在一些实施例中，p型外延鳍状物区110可包含硅锗，且可在外延成长工艺时采用p型掺杂前驱物如乙硼烷、三氟化硼或其他p型掺杂前驱物进行原位掺杂。在一些实施例中，n型外延鳍状物区110可包含硅，且可在外延成长工艺时采用n型掺杂前驱物如磷化氢、砷化氢或其他n型掺杂前驱物进行原位掺杂。多个n型及/或p型子区所用的其他材料与掺杂浓度属于本发明实施例的范畴与精神。

如图2所示的步骤220中，将牺牲栅极结构置换为金属栅极结构。以图12为例，栅极112c(如栅极结构112)可形成于鳍状结构108与导电轨结构120上，如图11及图12所示。将多晶硅结构812置换为栅极结构112的步骤可包括(i)形成蚀刻停止层116与层间介电层118于图10的结构上(如图11所示)，(ii)移除多晶硅结构以形成凹陷结构于外延鳍状物区110之间(未图示于图11及图12)，以及(iii)形成栅极结构112于外延鳍状物区110之间的凹陷结构中(如图12所示)。

如图11所示，形成蚀刻停止层116的方法可为毯覆性沉积蚀刻停止层116的材料层于图10的结构上，且合适的沉积方法可为等离子体辅助化学气相沉积、次压化学气相沉积、低压化学气相沉积、原子层沉积、高密度等离子体化学气相沉积、等离子体辅助原子层沉积、分子层沉积或等离子体脉冲化学气相沉积。举例来说但不限于此，蚀刻停止层116的材料层可包含氮化硅、氧化硅、氮氧化硅、碳化硅、碳氮化硅、氮化硼、氮化硼硅、氮化硼碳硅或上述的组合。毯覆性沉积蚀刻停止层116的材料层之后，可毯覆性沉积层间介电层118所用的介电材料层。在一些实施例中，介电材料可为氧化硅。介电材料层的沉积方法可采用适于沉积可流动的介电材料(如可流动的氧化硅、可流动的氮化硅、可流动的氮氧化硅、可流动的碳化硅或可流动的碳氧化硅)的沉积方法。举例来说，可流动的氧化硅的沉积方法可采用可流动的化学气相沉积工艺。毯覆性沉积工艺后可在蒸汽中热退火沉积的介电材料层，而退火温度为约200℃至约700℃，且退火时间为约30分钟至约120分钟。热退火之后可进行化学机械研磨工艺，使蚀刻停止层116、层间介电层118、栅极间隔物114与多晶硅结构812的上表面彼此共平面，如图11所示。在一些实施例中，化学机械研磨工艺可移除硬掩膜层814，并使蚀刻停止层116、层间介电层118、栅极间隔物114与多晶硅结构812的上表面彼此共平面。

在形成蚀刻停止层116及/或层间界电层118之后，可移除多晶硅结构812以形成凹陷结构于外延鳍状物区110之间。举例来说但不限于此，移除多晶硅结构812的工艺可包含干蚀刻工艺如反应性离子蚀刻或湿蚀刻工艺，其对多晶硅结构812的蚀刻速率较高，且对鳍状结构108、蚀刻停止层116、层间介电层118与栅极间隔物114的蚀刻速率较低(比如选择性大于1)。在一些实施例中，干蚀刻工艺所用的气体蚀刻剂可包含氯、氟、溴或上述的组合。在一些实施例中，可采用氢氧化铵、氢氧化钠及/或氢氧化钾的湿蚀刻移除多晶硅结构812。因此移除多晶硅结构812可形成凹陷结构以露出栅极间隔物114的侧表面，与多晶硅结构812之下的鳍状结构108的部分。

如图12所示，形成栅极结构112的步骤可包括(i)进行氧化工艺以形成氧化物层112a(未图示于图12)于凹陷结构中的露出鳍状结构108(如堆叠鳍状物部分108b)的表面上，(ii)沉积栅极介电层112b所用的介电材料(未图示于图12)，以及(iii)沉积栅极112c所用的导电材料(未图示于图12)。在一些实施例中，形成栅极结构112的步骤亦可包含研磨栅极112c，以化学机械研磨工艺使栅极112c的上表面与层间介电层118的上表面共平面。形成氧化物层112a所用的氧化工艺可包含热氧化或臭氧为主的氧化工艺，其温度为约400℃至约600℃，且氧化时间为约2分钟至约4小时。在一些实施例中，氧化物层112a可为夹设于栅极介电层112b与露出的鳍状结构108(如堆叠鳍状物部分108b)之间的晶体管层，以增进场效晶体管102所用的栅极结构112的通道调整。栅极介电层112b可包含绝缘材料的单层或堆叠。在一些实施例中，栅极介电层112b所用的介电材料可包含(i)低介电常数的介电材料如氧化硅、氮化硅或氮氧化硅，(ii)高介电常数的介电材料如氧化铪、氧化钛、氧化铪锆、氧化钽、氧化铪硅、氧化锆或氧化锆硅，(iii)高介电常数的介电材料如锂、铍、镁、钙、锶、钪、钇、锆、铝、镧、铈、镨、钕、钐、铕、钆、铽、镝、钬、铒、铥、镱或镏的氧化物，或(iv)上述的组合。在一些实施例中，栅极介电层112b的沉积方法可为化学气相沉积、原子层沉积、物理气相沉积、电子束蒸镀或其他合适工艺。栅极112c可包含单一金属层或金属层堆叠。在一些实施例中，栅极112c可包含合适导电材料如钛、银、铝、氮化钛铝、碳化钽、碳氮化钽、氮化钽硅、锰、锆、氮化钛、氮化钽、钌、钼、氮化钨、铜、钨、钴、镍、碳化钛、碳化钛铝、碳化钽铝、金属合金或上述的组合。栅极112c的形成方法可为原子层沉积、物理气相沉积、化学气相沉积或其他合适的沉积工艺。

在一些实施例中，步骤220亦可包括形成绝缘层以分隔栅极结构112与另一栅极结构112。以图12为例，绝缘层164可在y方向中水平地限制栅极结构112。举例来说但不限于此，形成绝缘层164的工艺可包括(i)采用光刻工艺定义图案化的硬掩膜(未图示于图12)，(ii)采用干蚀刻工艺经由图案化的硬掩膜移除栅极结构112，以形成凹陷结构(未图示于图12)，以及(iii)将依或多种绝缘材料填入凹陷结构。在一些实施例中，干蚀刻工艺可采用等离子体干蚀刻，其可选择性地自层间介电层118蚀刻栅极112c。举例来说，等离子体干蚀刻可采用气体混合物，其具有六氟丁二烯与氢气或氧气混合，气体混合物的压力为约1mtorr至约100mtorr，且等离子体功率为约50w至约200w。

如图2所示，步骤225中形成一或多个金属接点于金属栅极结构与源极/漏极区上，且形成内连线结构于金属栅极结构与一或多个金属接点上。以图15a及图15b为例，源极/漏极接点132可形成于外延鳍状物区110(如外延鳍状物区1101与1102)上，而内连线结构140可形成于金属栅极结构112上，且源极/漏极接点132如图13a至图13c、图14、图15a及图15b所示。

以图13a至图13c为例但不限于此，形成源极/漏极接点132的工艺可包括(i)采用光刻工艺形成图案化掩膜层(未图示于图13a至图13c)，以露出外延鳍状物区110上的层间介电层118的一部分，(ii)经由图案化掩膜层移除层间介电层118与蚀刻停止层116，以形成凹陷结构(未图示于图13a至图13c)以露出外延鳍状物区110，(iii)采用合适的沉积工艺如化学气相沉积、原子层沉积、物理气相沉积或电子束蒸镀，以沉积一或多种导电材料于凹陷结构中，以及(iv)采用化学机械研磨工艺研磨沉积的一或多种导电材料。举例来说但不限于此，源极/漏极接点132所用的一或多种导电材料可包含金属硅化物、导电的氮化物衬垫层或金属化材料如钨、铝、铜、钛或钴。综上所述，最终源极/漏极接点132可与栅极结构112的栅极112c及层间介电层118共平面，如图13a所示。此外，最终源极/漏极接点132可接触下方的外延鳍状物区110，如图13b(图13a的剖线d-d的剖视图)所示。在图13c(图13a的剖线c-c的剖视图)所示的一些实施例中，形成源极/漏极接点132的步骤可进一步经由图案化的硬掩膜层移除盖层130(未图示于图13a至13c)以露出导体层124，并沉积一或多个导电材料以形成接触导体层124的源极/漏极接点132。综上所述，导电轨结构120可电性连接相邻的场效晶体管102，并提供相邻场效晶体管102所用的内连线线路。

以图14、图15a及图15b为例但不限于此，形成内连线结构140的工艺可包括(i)经由合适的沉积工艺如化学气相沉积工艺、等离子体辅助化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺，以毯覆性沉积蚀刻停止层146与绝缘材料层148于图13a的结构上(比如源极/漏极接点132、栅极112c与层间介电层118上)，(ii)采用光刻工艺与蚀刻工艺形成一或多个通孔1461(如图14所示)以穿过蚀刻停止层与绝缘材料层148，以及(iii)采用合适的沉积工艺(如化学气相沉积、原子层沉积、物理气相沉积或电子束蒸镀)与研磨工艺(如化学机械研磨工艺)，将一或多种导电材料填入一或多个通孔1461以形成沟槽导体层162(如图15a所示)。如图15b所示的一些实施例中(图15a的剖线c-c的剖视图)，最终沟槽导体层162可接触源极/漏极接点132。在一些实施例中，形成通孔1461的工艺可进一步移除层间介电层118与蚀刻停止层116，使最终的沟槽导体层162可接触栅极112c。在一些实施例中，形成通孔1461的工艺可进一步移除层间介电层118、蚀刻停止层116与盖层130，使最终的沟槽导体层162可接触导体层124。在一些实施例中，形成内连线结构140的工艺亦可包含采用合适的沉积工艺如化学气相沉积、原子层沉积、物理气相沉积或电子束蒸镀以沉积导电材料层(未显示于图15a及15b)于沟槽导体层162与绝缘材料层148上，而导电材料层可提供内连线结构140所用的内连线线路。

本发明实施例提供例示性的导电轨结构与其形成方法。导电轨结构可横向地与晶体管相邻，其中导电轨结构可提供相邻晶体管所用的电性线路。在一些实施例中，导电轨结构可包含一或多个绝缘层，以及一或多个绝缘层围绕的金属轨。金属轨的上表面可低于相邻晶体管的上表面，或与相邻晶体管的上表面实质上共平面。导电轨结构的优点在于采用晶体管之间的横向空间以用于内连线线路，进而节省高密度集成电路所用的布局面积。

在一些实施例中，半导体结构的形成方法可包括：形成鳍状结构于基板上，且鳍状结构沿着第一水平方向延伸；形成导电轨结构以与鳍状结构相邻，且导电轨结构沿着第一水平方向延伸；以及形成金属栅极结构于鳍状结构与导电轨结构上，且金属栅极结构沿着第二水平方向延伸。

在一些实施例中，形成导电轨结构的步骤包括：形成金属化垂直结构以与鳍状结构平行；以及以一或多个绝缘材料层封住金属化垂直结构，其中金属化垂直结构沿着第一水平方向的长度，大于或等于鳍状结构沿着第一水平方向的长度。

在一些实施例中，封住金属化垂直结构的步骤包括使一或多个绝缘层与鳍状结构的上表面共平面。

在一些实施例中，形成导电轨结构的步骤包括：形成沟槽于第一绝缘材料层中并与鳍状结构相邻，且沟槽沿着第一水平方向延伸；形成导电材料层于沟槽中；以及形成第二绝缘材料层于导电材料层上。

在一些实施例中，形成沟槽的步骤包括：形成其他鳍状结构以与鳍状结构平行及相邻；以及沉积第一绝缘材料层于鳍状结构的侧壁与其他鳍状结构的侧壁上。

在一些实施例中，上述方法还包括形成源极/漏极外延区于鳍状结构的第一部分上并与导电结构相邻，其中金属栅极结构形成于鳍状结构的第二部分上。

在一些实施例中，形成源极/漏极外延区的步骤包括形成空洞于源极/漏极外延区与导电轨结构之间。

在一些实施例中，上述方法还包括形成金属接点以接触源极/漏极外延区与导电轨结构。

在一些实施例中，半导体结构的形成方法可包括：形成第一组鳍状结构与第二组鳍状结构于基板上，其中第一组鳍状结构与第二组鳍状结构的每一者沿着第一水平方向延伸；形成导电轨结构于第一组鳍状结构与第二组鳍状结构之间，且导电轨结构沿着第一水平方向延伸；以及形成牺牲栅极结构于第一组鳍状结构、第二组鳍状结构与导电轨结构上，且牺牲栅极结构沿着第二水平方向延伸。

在一些实施例中，形成第一组鳍状结构与第二组鳍状结构的步骤包括形成第一鳍状结构、第二鳍状结构与第一鳍状结构及第二鳍状结构之间的第三鳍状结构，其中第一鳍状结构与第二鳍状结构之间的间隔小于第二鳍状结构与第三鳍状结构之间的间隔。

在一些实施例中，形成导电轨结构的步骤包括：形成导电垂直结构以与第一组鳍状结构及第二组鳍状结构平行；以及形成绝缘材料层于导电垂直结构上，其中导电垂直结构的长度实质上等于或大于第一组鳍状结构及第二组鳍状结构的每一者的长度。

在一些实施例中，形成导电轨结构的步骤包括：形成第一绝缘材料层以埋置第一组鳍状结构与第二组鳍状结构，其中形成绝缘材料层的步骤包括沿着第一水平方向形成沟槽于第一组鳍状结构与第二组鳍状结构之间；形成导电材料层于沟槽中；以及形成第二绝缘材料层于导电材料上。

在一些实施例中，形成第一绝缘材料层的步骤包括沉积厚度大于第一组鳍状结构的每一鳍状结构之间的间隔，但小于第一鳍状结构与第二组鳍状结构之间的间隔的绝缘材料。

在一些实施例中，上述方法还包括：形成第一源极/漏极外延区于第一组鳍状结构上并接触导电轨结构；以及形成第二源极/漏极外延区于第二组鳍状结构上并接触导电轨结构。

在一些实施例中，上述方法还包括：形成介电材料层于导电轨结构、第一组鳍状结构与第二组鳍状结构上；平坦化介电材料层与牺牲栅极结构；以及将置换栅极结构置换为金属栅极结构。

在一些实施例中，半导体结构包括：基板；第一垂直结构与第二垂直结构，形成于基板上；以及导电轨结构，位于第一垂直结构与第二垂直结构之间，其中导电轨结构的上表面与第一垂直结构及第二垂直结构的上表面实质上共平面。

在一些实施例中，导电轨结构包括导电材料层，且一或多个绝缘材料层围绕导电材料层。

在一些实施例中，导电轨结构与第一垂直结构及第二垂直结构实质上平行。

在一些实施例中，第一垂直结构、第二垂直结构与导电轨结构实质上沿着水平方向延伸，其中导电轨结构沿着水平方向的长度，大于或实质上等于第一垂直结构与第二垂直结构各自沿着水平方向的长度。

在一些实施例中，上述半导体结构还包括：源极/漏极区，形成于第一垂直结构上；以及金属接点，形成于源极/漏极区上，其中金属接点接触导电轨结构。

上述内容已说明几个实施例的特征，以利本技术领域中技术人员理解详细说明。本技术领域中技术人员应理解，本发明实施例明显可作为设计或调整其他工艺和结构的基础，以实现此处介绍的实施例的相同目的及/或相同优点。本技术领域中技术人员亦应理解，这些等效构造并未脱离本发明实施例的精神与范畴，且在不脱离本发明实施例的精神与范畴的前提下，可进行多种改变、取代或变更。