形成半导体器件的源漏区外延层及半导体器件的方法与流程

本发明涉及半导体集成电路制造技术，尤其涉及一种形成半导体器件的源漏区外延层的方法。

背景技术：

随着技术的发展，器件的关键尺寸(cd)越来越小，器件的工艺节点达28nm以下时，往往需要在源漏区采用嵌入式外延层来改变沟道区的应力，从而提高载流子的迁移率并从而提高器件的性能。对于pmos器件，嵌入式外延层通常采用锗硅外延层(sige)；对于nmos器件，嵌入式外延层通常采用磷硅外延层(sip)。

通常在器件的栅极结构形成之后，在栅极结构的两侧先自对准形成凹槽，凹槽通常为∑型结构；之后，再采用外延工艺在凹槽中自对准形成嵌入式外延层。栅极结构通常为栅介质层和多晶硅栅的叠加结构。随着技术的发展，28nm工艺节点以下的栅极结构通常采用hkmg结构，hk表示高介电常数层即栅介质层采用高介电常数层，mg表示金属层。采用hkmg时，通常先在半导体衬底如硅衬底上形成伪栅极结构，伪栅极结构由栅介质层和多晶硅栅叠加而成，之后利用伪栅极结构的自对准定义在伪栅极结构两侧形成凹槽以及在凹槽中形成嵌入式外延层并在嵌入式外延层中进行源漏注入形成源漏极。后续工艺中，如第零层层间膜形成之后，会去除伪栅极结构，之后再在伪栅极结构去除的区域中形成hkmg。

通常，栅极结构或伪栅极结构的多晶硅栅顶部形成有硬质掩模层，嵌入式外延层形成时会选择性形成在凹槽中，在多晶硅栅顶部形成的硬质掩模层表面上不形成嵌入式外延层。嵌入式外延层通常由3层子外延层叠加而成。现有工艺中，嵌入式外延层的第一层外延层、第二层外延层和第三层外延层通常是连续外延生长完成，即在第一层外延层的外延工艺完成之后进行外延工艺参数切换进行第二层外延层的外延生长，之后再进行外延工艺参数切换进行第三层外延层的外延生长。其中，第一层外延层通常是形成在凹槽的内侧表面，第二层外延层将凹槽填充，第三层外延层覆盖在第二层外延层的顶部并通常还会延伸到凹槽的顶部。

具体的请参阅图1a至图1b，图1a至图1b为现有技术的形成嵌入式外延层过程中半导体器件的切面示意图。半导体衬底100由浅沟槽隔离结构200隔离出有源区，在有源区内形成有多个伪栅极结构110，在伪栅极结构110的两侧自对准形成有凹槽120，如图1b所示，在凹槽120内先形成第一层外延层10，然后形成第二层外延层11，最后形成第三层外延层12，通常在第一层外延层10的外延工艺完成之后进行外延工艺参数切换进行第二层外延层11的外延生长，之后再进行外延工艺参数切换进行第三层外延层12的外延生长。目前，为了获得更大的沟道应力以提高载流子迁移速率，一般采用应力临界工程减小外延层与沟道的距离。但是，凹槽120到沟道的距离较小将会导致外延生长第一层外延层10的台阶覆盖能力变差，如图1b中的标号13所示，凹槽120没有被第一层外延层10完全覆盖，在后续的外延生长过程中将会使第二层外延层11直接与沟道接触，而第二层外延层11的掺杂浓度远大于第一层外延层10，在后续的退火过程中将导致掺杂元素扩散进入沟道，而导致漏电流增加，严重影响器件性能，减小漏电流是目前先进工艺如14nm高介电材料金属栅极鳍式场效电晶体的器件的关键瓶颈。目前，仅通过优化外延生长工艺很难使第一层外延层完全覆盖凹槽侧壁。

技术实现要素：

本发明在于提供一种形成半导体器件的源漏区外延层的方法，包括：s1：提供一半导体衬底，在半导体衬底上形成浅沟槽隔离结构，由浅沟槽隔离结构隔离出有源区；s2：在有源区内形成多个伪栅极结构；s3：在伪栅极结构的两侧自对准形成有凹槽；s4：在凹槽内形成外延层；s5：形成介质层，介质层覆盖伪栅极结构的上表面和伪栅极结构之间的间隙，形成光刻胶，并进行曝光显影以将凹槽区域显开；s6：进行刻蚀工艺，以将凹槽内的部分外延层刻蚀掉，使剩余的外延层构成第一层外延层，并使第一层外延层完全覆盖凹槽内壁；s7：去除剩余的光刻胶和介质层；以及s8：依次形成第二层外延层和第三层外延层，由第一层外延层、第二层外延层和第三层外延层构成源漏区的嵌入式外延层。

更进一步的，步骤s2还包括首先在有源区内形成多个鳍体，在每一鳍体上形成所述多个伪栅极结构。

更进一步的，在步骤s4中外延层填充凹槽。

更进一步的，外延层完全填充凹槽。

更进一步的，步骤s5中的介质层为底部抗反射层。

更进一步的，所述刻蚀工艺为各向同性刻蚀。

更进一步的，所述第一层外延层、第二层外延层和第三层外延层为锗硅外延层。

更进一步的，所述第一层外延层、第二层外延层和第三层外延层为磷硅外延层。

本发明还在于提供一种形成半导体器件的方法，包括：s1：提供一半导体衬底，在半导体衬底上形成浅沟槽隔离结构，由浅沟槽隔离结构隔离出有源区；s2：在有源区内形成多个伪栅极结构；s3：在伪栅极结构的两侧自对准形成有凹槽；s4：在凹槽内形成外延层；s5：形成介质层，介质层覆盖伪栅极结构的上表面和伪栅极结构之间的间隙，形成光刻胶，并进行曝光显影以将凹槽区域显开；s6：进行刻蚀工艺，以将凹槽内的部分外延层刻蚀掉，使剩余的外延层构成第一层外延层，并使第一层外延层完全覆盖凹槽内壁；s7：去除剩余的光刻胶和介质层；以及s8：依次形成第二层外延层和第三层外延层，由第一层外延层、第二层外延层和第三层外延层构成源漏区的嵌入式外延层；s9：在源漏区的嵌入式外延层中进行源漏注入，形成半导体器件的源极和漏极；以及s10：进行金属栅置换工艺，将多晶硅栅置换为金属栅。

更进一步的，所述半导体器件为鳍式场效晶体管。

如此，首先经外延工艺形成外延层将凹槽填充，然后增加一道光刻刻蚀工艺将凹槽内多余的外延层刻蚀掉，使剩余的外延层构成源漏区的嵌入式外延层的第一层外延层，则第一层外延层能将凹槽的内壁完全覆盖，而使后续形成的第二层外延层与沟道完全隔开，而避免后续工艺中第二层外延层中的掺杂元素扩散进入沟道，从而降低漏电流，提高器件性能。

附图说明

图1a至图1b为现有技术的形成嵌入式外延层过程中半导体器件的切面示意图。

图2a至图2e为本发明一实施例的形成嵌入式外延层过程中半导体器件的切面示意图。

具体实施方式

下面将结合附图，对本发明中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本发明保护的范围。

应当理解，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层、步骤和/或部分，这些元件、部件、区、层、步骤和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、步骤或部分与另一个元件、部件、区、层、步骤或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层、步骤或部分可表示为第二元件、部件、区、层、步骤或部分。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

在本发明一实施例中，在于提供一种形成半导体器件的源漏区外延层的方法，包括：s1：提供一半导体衬底，在半导体衬底上形成浅沟槽隔离结构，由浅沟槽隔离结构隔离出有源区；s2：在有源区内形成多个伪栅极结构；s3：在伪栅极结构的两侧自对准形成有凹槽；s4：在凹槽内形成外延层；s5：形成介质层，介质层覆盖伪栅极结构的上表面和伪栅极结构之间的间隙，形成光刻胶，并进行曝光显影以将凹槽区域显开；s6：进行刻蚀工艺，以将凹槽内的部分外延层刻蚀掉，使剩余的外延层构成第一层外延层，并使第一层外延层完全覆盖凹槽内壁；s7：去除剩余的光刻胶和介质层；以及s8：依次形成第二层外延层和第三层外延层，由第一层外延层、第二层外延层和第三层外延层构成源漏区的嵌入式外延层。

具体的，请参阅图2a至图2e，图2a至图2e为本发明一实施例的形成嵌入式外延层过程中半导体器件的切面示意图。具体的，本发明一实施例的形成半导体器件的源漏区外延层的方法，包括：

s1：如图2a所示，提供一半导体衬底300，在半导体衬底300上形成浅沟槽隔离结构400，由浅沟槽隔离结构隔离出有源区；

在本发明一实施例中，所述半导体衬底300为硅衬底。

s2：如图2a所示，在有源区内形成多个伪栅极结构310；

在本发明一实施例中，还包括首先在有源区内形成多个鳍体330，在每一鳍体330上形成所述多个伪栅极结构310。更具体的，伪栅极结构310包括栅介质层311和多晶硅栅312的叠加结构。在本发明一实施例中，栅介质层为高介电常数层。也即伪栅极结构310和鳍体330用于形成鳍式场效晶体管器件。

s3：如图2a所示，在伪栅极结构310的两侧自对准形成有凹槽320；

在本发明一实施例中，凹槽320为∑型结构或u型结构。

s4：如图2b所示，在凹槽320内形成外延层321’；

在本发明一实施例中，外延层321’填充凹槽320，更具体的，外延层321’完全填充凹槽320。

在本发明一实施例中，伪栅极结构310的多晶硅栅312顶部还形成有硬质掩模层313，外延层321’形成时会选择性形成在凹槽320中，在多晶硅栅310顶部形成的硬质掩模层313表面上不形成嵌入式外延层。也即采用外延工艺在凹槽320中自对准形成外延层321’。

s5：如图2c所示，形成介质层510，介质层510覆盖伪栅极结构310的上表面和伪栅极结构310之间的间隙，形成光刻胶520，并进行曝光显影以将凹槽320区域显开；

在本发明一实施例中，介质层510为底部抗反射层(bottomanti-reflectivecoating，简称：barc)。

如上所述，进行曝光显影后的光刻胶将凹槽320区域显开而将伪栅极结构310区域保护起来。

s6：如图2d所示，进行刻蚀工艺，以将凹槽320内的部分外延层321’刻蚀掉，使剩余的外延层构成第一层外延层321，并使第一层外延层321完全覆盖凹槽320内壁；

如图2d所示，第一层外延层321的台阶覆盖能力很好，凹槽320的内壁被第一层外延层321完全覆盖，则在后续的外延生长过程中能使第二层外延层与沟道完全隔开，而避免后续工艺中第二层外延层中的掺杂元素扩散进入沟道，从而降低漏电流，提高器件性能。

在本发明一实施例中，所述刻蚀工艺为各向同性刻蚀。

s7：如图2d所示，去除剩余的光刻胶520和介质层510；

s8：如图2e所示，依次形成第二层外延层322和第三层外延层323，由第一层外延层321、第二层外延层322和第三层外延层323构成源漏区的嵌入式外延层。

上述的第一层外延层321为籽晶层，第二层外延层322为主体层，第三层外延层323为盖帽层。第一层外延层321形成在凹槽320的内壁表面，第二层外延层322将凹槽320填充，第三层外延层323覆盖在第二层外延层322的顶部并通常还会延伸到凹槽320的顶部

如图1和图1b所示，现有技术中的嵌入式外延层的籽晶层10、主体层11和盖帽层12通常是连续外延生长完成，即在籽晶层10的外延工艺完成之后进行外延工艺参数切换进行主体层11的外延生长，之后再进行外延工艺参数切换进行盖帽层12的外延生长，籽晶层10通常是形成在凹槽的内侧表面，主体层11将凹槽填充，盖埋层12覆盖在主体层11的顶部并通常还会延伸到凹槽的顶部，采用上述连续生长方式形成的籽晶层10的台阶覆盖能力差，而导致漏电流增加。而本申请采用首先经外延工艺形成外延层将凹槽填充，然后增加一道光刻刻蚀工艺将凹槽内多余的外延层刻蚀掉，使剩余的外延层构成源漏区的嵌入式外延层的第一层外延层，则第一层外延层能将凹槽的内壁完全覆盖，而使后续形成的第二层外延层与沟道完全隔开，而避免后续工艺中第二层外延层中的掺杂元素扩散进入沟道，从而降低漏电流，提高器件性能。

在本发明一实施例中，所述第一层外延层321、第二层外延层322和第三层外延层323为锗硅外延层(sige)，用于形成pmos器件。在本发明一实施例中，所述第一层外延层321、第二层外延层322和第三层外延层323为磷硅外延层(sip)，用于形成nmos器件。

在本发明一实施例中，还提供一种形成半导体器件的方法，包括上述的形成半导体器件的源漏区外延层的方法，并在上述的形成半导体器件的源漏区外延层的方法的基础上还包括s9：在源漏区的嵌入式外延层中进行源漏注入，形成半导体器件的源极和漏极；以及s10：进行金属栅置换工艺，将多晶硅栅置换为金属栅。

在本发明一实施例中，所述半导体器件的工艺节点为14nm。

在本发明一实施例中，所述半导体器件为鳍式场效晶体管。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。