一种半导体器件及其制造方法与流程

本发明涉及半导体器件及其制造领域，特别涉及一种半导体器件及其制造方法。

背景技术：

在半导体制造工艺中，会在芯片外围形成密封环(sealring)，从而保护芯片的完整性，其可以保护芯片在切割时免受机械损伤，还可以防止潮气和杂质从侧面断口侵入芯片内部，对密封环接地，可以屏蔽芯片外的干扰，阻隔芯片切割时产生的静电。

目前，密封环通过对介质材料进行刻蚀得到密封沟槽，而后在密封沟槽中填充导体材料形成，然而，存在导体材料填充质量差的问题。

技术实现要素：

有鉴于此，本申请的目的在于提供一种半导体器件及其制造方法，提高密封环中导体材料填充质量，提高器件可靠性。

为实现上述目的，本申请有如下技术方案：

一种半导体器件的制造方法，包括：

提供衬底，所述衬底上形成有介质层，所述介质层中形成有器件结构；

在所述器件结构外围对所述介质层进行部分厚度的刻蚀，得到第一沟槽；

在所述第一沟槽底部进行刻蚀，得到贯穿所述介质层的第二沟槽；所述第一沟槽和所述第二沟槽构成密封沟槽；所述第二沟槽的宽度小于所述第一沟槽。

可选的，在所述器件结构为对介质层进行部分厚度的刻蚀，得到第一沟槽，包括：

在所述介质层上形成第一掩模层，所述第一掩模层具有第一图形；

以所述第一掩模层为掩蔽，通过所述第一图形在所述器件结构外围对所述介质层进行部分厚度的刻蚀，得到第一沟槽；

去除所述第一掩模层。

可选的，所述第一掩模层上还形成有栅极线自对准图形，则利用所述第一刻蚀工艺，则在所述器件结构外围对所述介质层刻蚀形成第一沟槽的同时，所述方法还包括：

通过所述栅极线自对准图形在所述器件结构外围对所述介质层进行刻蚀，得到栅极线自对准标识。

可选的，所述第一沟槽的宽度和所述第二沟槽的宽度的差值范围为100-150nm。

可选的，所述第一沟槽的深度范围为250-300nm。

可选的，所述方法还包括：

在所述密封沟槽中填充导体材料，形成所述密封沟槽中的密封环。

可选的，所述在所述第一沟槽底部进行刻蚀，得到贯穿所述介质层的第二沟槽，包括：

在所述介质层上形成第二掩模层，所述第二掩模层具有第二图形；

以所述第二掩模层为掩蔽，在所述第一沟槽底部进行刻蚀，得到贯穿所述介质层的第二沟槽；

去除所述第二掩模层。

本申请实施例还提供了一种半导体器件，包括：

衬底；所述衬底上形成介质层，所述介质层中形成有器件结构；

所述器件结构外围的密封沟槽；所述密封沟槽包括贯穿所述介质层的第二沟槽，以及所述第二沟槽上部周围的部分厚度的介质层中形成的第一沟槽，所述第二沟槽的宽度小于所述第一沟槽。

可选的，所述器件还包括介质层中的栅极线自对准标识。

可选的，所述第一沟槽的宽度和所述第二沟槽的宽度的差值范围为100-150nm。

可选的，所述第一沟槽的深度范围为250-300nm。

可选的，所述密封沟槽中还形成有导体材料的密封环。

本申请实施例提供了一种半导体器件及其制造方法，包括提供衬底，衬底上形成有介质层，介质层中形成有器件结构，在所述器件结构外围对介质层进行部分厚度的刻蚀，得到第一沟槽，在第一沟槽底部进行刻蚀，得到贯穿介质层的第二沟槽，第一沟槽和第二沟槽构成密封沟槽，第二沟槽的宽度小于第一沟槽，也就是说，这里的密封沟槽可以通过两次刻蚀工艺得到，构成上部宽度较大而下方宽度较小的结构，从而利于密封沟槽中的导体材料的填充质量，提高器件可靠性。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。

图1示出了现有技术中的密封沟槽的纵向结构示意图；

图2示出了根据本申请实施例半导体器件的制造方法的流程示意图；

图3-8示出了根据本申请实施例的制造方法形成半导体器件过程中的结构示意图。

具体实施方式

为使本申请的上述目的、特征和优点能够更加明显易懂，下面结合附图对本申请的具体实施方式做详细的说明。

在下面的描述中阐述了很多具体细节以便于充分理解本申请，但是本申请还可以采用其它不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本申请内涵的情况下做类似推广，因此本申请不受下面公开的具体实施例的限制。

其次，本申请结合示意图进行详细描述，在详述本申请实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本申请保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

正如背景技术中的描述，密封环可以设置在芯片外围，从而可以保护芯片在切割时免受机械损伤，还可以防止潮气和杂质从侧面断口侵入芯片内，对密封环接地，还可以屏蔽芯片外的干扰，阻隔芯片切割时产生的静电。目前，密封环可以通过对介质层材料进行刻蚀得到密封沟槽，而后在密封沟槽中填充导体材料形成，然而，发明人经过研究发现，在对介质材料进行刻蚀的过程中，由于刻蚀离子的折射会导致刻蚀得到的密封沟槽从上之下呈现碗形(bowing)的形貌，参考图1所示，为目前一种密封沟槽的纵向结构示意图，其中介质层材料200中形成有密封沟槽210，密封沟槽210的开口处尺寸较小，而在距离开口处较近的区域尺寸逐渐增大，在远离开口处的区域尺寸逐渐减小，这种结构不利于密封沟槽中的导体材料的填充，填充导体材料后，在尺寸较大的区域容易出现空隙，导致密封环的强度受到影响，隔离作用也受到影响。

基于以上技术问题，本申请实施例提供了一种半导体器件及其制造方法，包括提供衬底，衬底上形成有介质层，介质层中形成有器件结构，在所述器件结构外围对介质层进行部分厚度的刻蚀，得到第一沟槽，在第一沟槽底部进行刻蚀，得到贯穿介质层的第二沟槽，第一沟槽和第二沟槽构成密封沟槽，第二沟槽的宽度小于第一沟槽，也就是说，这里的密封沟槽可以通过两次刻蚀工艺得到，构成上部宽度较大而下方宽度较小的结构，从而利于密封沟槽中的导体材料的填充质量，提高器件可靠性。

为了更好地理解本申请的技术方案和技术效果，以下将结合流程图2和附图3-8对具体的实施例进行详细的描述。

参考图2所示，为本申请实施例提供的一种半导体器件的制造方法的流程图，该方法包括以下步骤：

s01，提供衬底100，衬底上形成介质层200，介质层200中形成有器件结构，参考图3所示。

在本申请实施例中，衬底100为半导体衬底，例如可以为si衬底、ge衬底、sige衬底、soi(绝缘体上硅，silicononinsulator)或goi(绝缘体上锗，germaniumoninsulator)等。在其它实施例中，所述半导体衬底还可以为包括其它元素半导体或化合物半导体的衬底，例如gaas、inp或sic等，还可以为叠层结构，例如si/sige等，还可以为其它外延结构，例如sgoi(绝缘体上锗硅)等。在本实施例中，所述衬底100为体硅衬底。

在本申请实施例中，衬底100上可以形成介质层200，介质层200中可以形成器件结构(图未示出)，器件结构可以是存储器件，也可以是其他器件，在器件结构为3dnand存储器件时，介质层200可以是覆盖其核心存储区以及台阶区的介质层200，密封环的刻蚀可以在器件结构的引出结构形成之前，也可以是在器件的引出结构形成之后。

具体的，介质层200的材料可以为氧化硅和氮化硅的至少一种。

s02，在器件结构外围对介质层200进行部分厚度的刻蚀，得到第一沟槽201，参考图4和图5所示。

本申请实施例中，器件结构可以构成完整的芯片，则可以利用密封环包围器件结构，从而为其中的器件结构提供保护。在密封外围，可以形成有划片槽(scribeline)，用于提供芯片的切割位置，从而使晶圆上的各个芯片通过切割而分离，划片槽可以在密封环之前形成，也可以在密封环之后形成。在划片槽之间，还可以设置栅极线自对准标识，现有技术中，可以在介质层中先形成栅极线自对准标识，而后形成密封环。

在形成密封环的过程中，可以先对介质层200进行刻蚀形成密封沟槽，之后在密封沟槽中填充导体材料形成密封环。本申请实施例中，密封沟槽可以包括第一沟槽201和第二沟槽203。具体的，可以先在器件结构外围对介质层200进行部分厚度的刻蚀，得到第一沟槽201，参考图4和图5所示。

参考图4和图5所示，其中，图5为本申请实施例提供的一种半导体结构的俯视图，图4为图5中的半导体结构沿aa向的剖视图，这里的第一沟槽201为嵌套的双环，参考图5，第一沟槽201可以包括较大的环状结构，和该环状结构内部较小的环状结构，两个环状结构的形状可以相同，线条可以平行，例如第一沟槽201可以构成矩形结构，由于第一沟槽201为对称结构，因此只截取其中的部分为例进行说明，此外，需要说明的是，图5所示的第一沟槽201指示密封沟槽的实际位置，而密封沟槽的位置可以根据实际情况而定，而不仅仅是图5中的示例性结构，可以为对称结构，也可以为非对称结构。

在器件结构外围对介质层200进行部分厚度的刻蚀，得到第一沟槽201可以具体为，在介质层200上形成第一掩模层，第一掩模层具有第一图形，之后可以第一掩模层为掩蔽，在器件结构外围对介质层200进行部分厚度的刻蚀，得到第一沟槽201，去除第一掩模层。其中，第一掩模层的第一图形为第一沟槽201对应的图形，第一沟槽201可以作为密封沟槽的开口。

第一掩模层可以为硬掩模层，例如可以为氧化硅、氮化硅、碳或氮氧化硅等中的至少一种，具体的，可以为无定形碳掩模层，或无定形碳掩模层及其上的氮氧化硅层。第一掩模层上的第一图形可以是通过光刻工艺形成，具体的，可以在第一掩模层上形成光刻胶层，通过曝光和显影技术，在光刻胶层上形成刻蚀图形，而后利用刻蚀技术将光刻胶层上的刻蚀图形转移到第一掩模层上，从而得到第一掩模层上的第一图形。

具体的，对介质层200的刻蚀方式可以是各向异性干法刻蚀，例如可以采用rie的刻蚀方法，刻蚀气体可以包括c4f8/c4f6的混合气体或者其中任何一种气体或几种气体的混合。其中，可以通过控制刻蚀强度和刻蚀时间来确定刻蚀深度。

本申请实施例中，第一掩模层上还可以包括栅极线自对准(gatelineself-alignment，glsa)图形，则还可以在器件结构外围对介质层200进行刻蚀，得到栅极线自对准标识202。即可以在原来glsa刻蚀过程中的掩模版(mask)上增加第一图形。栅极线自对准标识202用于在后续对介质层200的刻蚀工艺中指示器件结构的位置，例如栅极线自对准标识202可以设置于每个器件结构的特定位置，则根据栅极线自对准标识202可以确定器件结构的位置，从而确定对介质层200的刻蚀位置，也就是说，第一沟槽201可以和栅极线自对准标识202采用同一刻蚀工艺，从而可以避免刻蚀步骤的增多而导致的工艺过于复杂的问题。

栅极线自对准标识202的形状可以是任意的，例如可以为圆形、多边形等，根据栅极线自对准标识202的形状及其排布可以确定各个器件结构的位置。举例来说，栅极自对准标识202可以为矩形，可以设置在器件结构的左侧中央。栅极线自对准标识202的深度可以和第一沟槽201的深度一致，具体的，第一沟槽201的深度范围可以为250-300nm。

需要说明的是，第一沟槽201的深度较小，其在刻蚀过程中碗形形貌并不明显，不影响后续工艺的进行。

s03，在第一沟槽201底部进行刻蚀，得到贯穿介质层200的第二沟槽203，参考图6-图8所示。

在对器件结构外围的介质层200进行刻蚀得到第一沟槽201后，可以在第一沟槽201底部进行刻蚀，得到贯穿介质层200的第二沟槽203，得到包括第一沟槽201和第二沟槽203的密封沟槽，其中，第一沟槽201的宽度大于第二沟槽203的宽度，则密封沟槽呈现上部尺寸较大，而下部尺寸较小的类似火炬结构，利于向密封沟槽中填充导体材料。

在第一沟槽201底部进行刻蚀，得到贯穿介质层200的第二沟槽203，可以具体为，在介质层200上形成第二掩模层300，第二掩模层300具有第二图形301，参考图6所示；以第二掩模层300为掩蔽，在第一沟槽201底部进行刻蚀，得到贯穿介质层200的第二沟槽203，之后去除第二掩模层300，参考图7所示。其中，第二图形301对应第二沟槽203，第二沟槽203的位置为密封沟槽的实际位置，第二沟槽203与第一沟槽201对准，第二沟槽203可以位于第一沟槽201的中部。作为一种示例，第一沟槽201的宽度和第二沟槽203的宽度的差值范围为100-150nm，第二沟槽203和第一沟槽201的中心线重合，则同一密封沟槽中，位于同一侧的第一沟槽201的侧壁和第二沟槽202的侧壁之间的距离可以表示为d1，其宽度可以为50-75nm。

具体的，第二掩模层300可以为硬掩模层，例如可以为氧化硅、氮化硅、碳或氮氧化硅等中的至少一种，具体的，可以为无定形碳掩模层，或无定形碳掩模层及其上的氮氧化硅层。第二掩模层300可以通过沉积工艺形成于介质层上，第二掩模层300形成于第一沟槽201中，也可以不形成于第一沟槽201中，在第二掩模层300形成于第一沟槽201中时，第二掩模层300可以填满第一沟槽201，可以仅覆盖第一沟槽201的部分底面，例如靠近侧壁的部分底面。

第二掩模层300上的第二图形301可以是通过光刻工艺形成，具体的，可以在第二掩模层300上形成光刻胶层，通过曝光和显影技术，在光刻胶层上形成刻蚀图形，而后利用刻蚀技术将光刻胶层上的刻蚀图形转移到第二掩模层300上，从而得到第二掩模层300上的第二图形301。

具体的，对介质层的刻蚀方式可以是各向异性干法刻蚀，例如可以采用rie的刻蚀方法，刻蚀气体可以包括c4f8/c4f6的混合气体或者其中任何一种气体或几种气体的混合。介质层200下方可以为衬底100，则在第二刻蚀工艺中，可以以衬底100为刻蚀停止层，也可以对衬底100进行过刻蚀，以刻蚀部分衬底100。

在刻蚀形成第二沟槽203的过程中，由于第二沟槽203的深度小于介质层200的厚度，因此相较于现有技术中直接刻蚀对介质层200进行刻蚀，具有较小的深宽比，因此在刻蚀过程中形成的碗形形貌相较于现有技术而言有所缓解，为了简化附图，这里并未体现碗形形貌。

在形成密封沟槽后，可以在密封沟槽中填充导体材料，之后进行平坦化，去除密封沟槽之外的导体材料，从而形成密封沟槽中的密封环207，参考图8所示。密封环207可以包括填充第一沟槽201的第一部分和填充第二沟槽203的第二部分，由于密封沟槽上部尺寸较大下部尺寸较小的结构，利于导体材料的填充，从而可减少密封环中形成孔洞(void)的情况，因此，得到的密封环207的质量较高。

需要说明的是，在进行平坦化的过程中，会去除部分介质层以及填充第一沟槽201的第一部分，因此在本申请实施例中，第一沟槽201的深度以及平坦化工艺需要保证在该平坦化过程中不会去掉填充第一沟槽201的第一部分，从而保证形成的密封环207呈现上部尺寸较大下部尺寸较小的结构，第一沟槽201的深度可以用d2表示，其范围可以为250-300nm。

可以理解的，本申请实施例对第一沟槽201的深度范围的举例仅用于解释本申请实施例，不应构成限定。第一沟槽201还可以有其他的尺寸设计。类似的，第一沟槽的宽度和所述第二沟槽的宽度的差值也可以有其他的尺寸设计。

此外，发明人研究发现，在现有技术中存在碗形形貌时，若填充导体材料为钨时，碗形结构区域容易产生间隙，间隙中残留有含氟气体，容易腐蚀介质层产生更大的间隙，严重时导致导体材料和介质层的上部分离。而本申请实施例中，即使第二沟槽203中存在轻微的碗形形貌，其中微量含氟气体会在腐蚀介质层的过程中停止在填充第一沟槽201的第一部分下方，不会影响导体材料和介质层的上部连接，提高器件的可靠性。

在栅极线自对准标识202与第一沟槽201同时形成的情况下，还可以同时在栅极线自对准标识202中填充导体材料206，由于栅极线自对准标识202并未与其他部件连接，因此不影响其功能实现，也不会影响器件结构的功能。其中，导体材料可以为金属材料，例如为钨，也可以是其他非金属的导体材料。

本申请实施例提供了一种半导体器件的制造方法，包括提供衬底，衬底上形成有介质层，介质层中形成有器件结构，在所述器件结构外围对介质层进行部分厚度的刻蚀，得到第一沟槽，在第一沟槽底部进行刻蚀，得到贯穿介质层的第二沟槽，第一沟槽和第二沟槽构成密封沟槽，第二沟槽的宽度小于第一沟槽，也就是说，这里的密封沟槽可以通过两次刻蚀工艺得到，构成上部宽度较大而下方宽度较小的结构，从而利于密封沟槽中的导体材料的填充质量，提高器件可靠性。

基于以上半导体器件的制造方法，本申请实施例还提供了一种半导体器件，参考图8所示，包括：

衬底；所述衬底上形成介质层，所述介质层中形成有器件结构；

所述器件结构外围的密封沟槽；所述密封沟槽包括贯穿所述介质层的第二沟槽，以及所述第二沟槽上部周围的部分厚度的介质层中形成的第一沟槽，所述第二沟槽的宽度小于所述第一沟槽。

可选的，所述器件还包括介质层中的栅极线自对准标识。

可选的，所述第一沟槽的宽度和所述第二沟槽的宽度的差值范围为100-150nm。

可选的，所述第一沟槽的深度范围为250-300nm。

可选的，所述密封沟槽中还形成有导体材料的密封环。

本申请实施例提供了一种半导体器件，包括提供衬底，衬底上形成有介质层，介质层中形成有器件结构，半导体器件还包括器件结构外围的密封沟槽，密封沟槽包括贯穿介质层的第二沟槽，以及第二沟槽上部周围的部分厚度的介质层中形成的第一沟槽，第二沟槽的宽度小于第一沟槽，也就是说，这里的密封沟槽可以包括第一沟槽和第二沟槽两部分，构成上部宽度较大而下方宽度较小的结构，从而利于密封沟槽中的导体材料的填充质量，提高器件可靠性。

本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于器件实施例而言，由于其基本相似于方法实施例，所以描述得比较简单，相关之处参见方法实施例的部分说明即可。

以上所述仅是本申请的优选实施方式，虽然本申请已以较佳实施例披露如上，然而并非用以限定本申请。任何熟悉本领域的技术人员，在不脱离本申请技术方案范围情况下，都可利用上述揭示的方法和技术内容对本申请技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本申请技术方案的内容，依据本申请的技术实质对以上实施例所做的任何的简单修改、等同变化及修饰，均仍属于本申请技术方案保护的范围内。