半导体结构的形成方法及半导体结构与流程

1.本公开涉及半导体技术领域，尤其涉及一种半导体结构的形成方法及半导体结构。


背景技术：

2.随着动态随机存取存储器(dynamic random access memory，简称dram)向小型化发展，为了进一步提高集成电路(integrated circuit，ic)的集成度，通过在多个芯粒上分别形成出垂直互连的硅穿孔结构(through siliconvia，tsv)，并通过后续重布线(redistribution layer，简称rdl)来实现不同芯粒之间的电互连，以将多个芯粒堆叠。
3.堆叠芯粒常用于高速宽带通信，宽通信带可能对堆叠芯粒的信号传输造成产生干扰。


技术实现要素：

4.以下是对本公开详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
5.本公开提供了一种半导体结构的形成方法及半导体结构。
6.本公开的第一方面提供了一种半导体结构的形成方法，所述半导体结构的形成方法包括以下步骤：
7.提供多个第一芯粒，所述第一芯粒中设置有硅通孔结构；
8.将多个所述第一芯粒垂直堆叠形成芯粒堆叠结构，部分所述硅通孔结构形成第一屏蔽结构，所述第一屏蔽结构设置在所述芯粒堆叠结构的边缘区域；
9.形成第二屏蔽结构，沿所述芯粒堆叠结构的周向，所述第二屏蔽结构环绕所述芯粒堆叠结构，所述第二屏蔽结构覆盖所述芯粒堆叠结构中每个所述第一芯粒的侧壁。
10.根据本公开的一些实施例，所述提供第一芯粒，包括：
11.提供初始芯粒；
12.形成第一硅通孔结构，所述第一硅通孔结构设置在所述初始芯粒的中心区域；
13.形成第二硅通孔结构，所述第二硅通孔结构围绕所述初始芯粒的中心区域设置在所述初始芯粒的边缘区域，所述第二硅通孔结构环绕所述第一硅通孔结构一圈或多圈，所述第二硅通孔结构包括第一屏蔽层。
14.根据本公开的一些实施例，所述形成芯粒堆叠结构，包括：
15.形成第一焊盘，所述第一焊盘设置在所述第一芯粒的第一面，所述第一焊盘覆盖所述第一芯粒的第一面暴露出的所述第一硅通孔结构；
16.形成第二焊盘，所述第二焊盘设置在所述第一芯粒与所述第一面相对设置的第二面，所述第二焊盘覆盖所述第一芯粒的第二面暴露出的所述第一硅通孔结构；
17.将多个所述第一芯粒按照第一面和第二面相对设置的顺序垂直堆叠，形成所述芯粒堆叠结构，相邻的所述第一芯粒的所述第一焊盘和所述第二焊盘键合连接，在相邻的所
述第一芯粒之间形成第一空腔，所述第二硅通孔结构形成所述第一屏蔽结构。
18.根据本公开的一些实施例，所述形成芯粒堆叠结构，还包括：
19.形成第三焊盘，所述第三焊盘覆盖所述第一芯粒的第一面暴露出的所述第二硅通孔结构，所述第三焊盘的外侧覆盖有第二屏蔽层；
20.形成第四焊盘，所述第四焊盘覆盖所述第一芯粒的第二面暴露出的所述第二硅通孔结构，所述第四焊盘的外侧覆盖有第三屏蔽层；
21.在所述芯粒堆叠结构中，相邻的所述第一芯粒的所述第三焊盘和所述第四焊盘键合连接，垂直连接的所述第二硅通孔结构、所述第三焊盘和所述第四焊盘共同形成所述第一屏蔽结构。
22.根据本公开的一些实施例，所述形成芯粒堆叠结构，还包括：
23.形成第一介电层，所述第一介电层填充所述第一空腔。
24.根据本公开的一些实施例，沿所述芯粒堆叠结构的周向，所述第二屏蔽结构还覆盖所述芯粒堆叠结构中每个所述第一介电层的侧壁。
25.根据本公开的一些实施例，所述形成第二屏蔽结构，包括：
26.沉积屏蔽材料，所述屏蔽材料覆盖所述芯粒堆叠结构的侧壁以及所述芯粒堆叠结构的顶面；
27.去除覆盖所述芯粒堆叠结构顶面的所述屏蔽材料，被保留的所述屏蔽材料形成所述第二屏蔽结构。
28.根据本公开的一些实施例，所述半导体结构的形成方法还包括：
29.形成隔离层，所述隔离层覆盖所述芯粒堆叠结构的顶面；
30.所述屏蔽材料覆盖所述隔离层。
31.根据本公开的一些实施例，所述去除覆盖所述芯粒堆叠结构顶面的所述屏蔽材料，包括：
32.去除隔离层以及覆盖在所述隔离层上的所述屏蔽材料。
33.本公开的第二方面提供了一种半导体结构，所述半导体结构包括：
34.芯粒堆叠结构，所述芯粒堆叠结构至少包括多个堆叠设置的第一芯粒，所述第一芯粒中设置有硅通孔结构，所述第一芯粒通过所述硅通孔结构垂直堆叠；
35.第一屏蔽结构，所述第一屏蔽结构设置在所述芯粒堆叠结构中，所述第一屏蔽结构至少包括部分所述硅通孔结构，所述第一屏蔽结构设置在所述芯粒堆叠结构的边缘区域；
36.第二屏蔽结构，所述第二屏蔽结构环绕所述芯粒堆叠结构设置在所述芯粒堆叠结构的周向边缘，所述第二屏蔽结构覆盖所述芯粒堆叠结构中每个所述第一芯粒的侧壁。
37.根据本公开的一些实施例，所述硅通孔结构包括多个第一硅通孔结构以及多个第二硅通孔结构；
38.多个所述第一硅通孔结构设置在所述第一芯粒的中心区域，多个所述第二硅通孔结构围绕所述第一硅通孔结构设置在所述第一芯粒的边缘区域，多个所述第二硅通孔结构围绕所述第一硅通孔结构一圈或多圈，所述第二硅通孔中设置有第一屏蔽层。
39.根据本公开的一些实施例，所述芯粒堆叠结构还包括：
40.第一焊盘，所述第一焊盘设置在所述第一芯粒的第一面，所述第一焊盘覆盖所述
第一芯粒的第一面暴露出的所述第一硅通孔结构；
41.第二焊盘，所述第二焊盘设置在与所述第一芯粒的第一面相对的第二面，所述第二焊盘覆盖所述第一芯粒的第二面暴露出的所述第一硅通孔结构；
42.所述芯粒堆叠结构中多个所述第一芯粒按照第一面和第二面相对设置的顺序垂直堆叠，相邻的所述第一芯粒的所述第一焊盘和所述第二焊盘键合连接，相邻的所述第一芯粒之间设置有第一空腔，所述第二硅通孔结构设置成所述第一屏蔽结构。
43.根据本公开的一些实施例，所述芯粒堆叠结构还包括：
44.第三焊盘，所述第三焊盘覆盖所述第一芯粒的第一面暴露出的所述第二硅通孔结构，所述第三焊盘的外侧覆盖有第二屏蔽层；
45.第四焊盘，所述第四焊盘覆盖所述第一芯粒的第二面暴露出的所述第二硅通孔结构，所述第四焊盘的外侧覆盖有第三屏蔽层；
46.在所述芯粒堆叠结构中，相邻的所述第一芯粒的所述第三焊盘和所述第四焊盘键合连接，垂直连接的所述第二硅通孔结构、所述第三焊盘和所述第四焊盘共同设置成所述第一屏蔽结构。
47.根据本公开的一些实施例，所述芯粒堆叠结构还包括：
48.第一介电层，所述第一介电层填充所述第一空腔。
49.根据本公开的一些实施例，沿所述芯粒堆叠结构的周向，所述第二屏蔽结构还覆盖所述芯粒堆叠结构中每个所述第一介电层的侧壁。
50.本公开实施例所提供的半导体结构的形成方法及半导体结构中，在芯粒堆叠结构中形成第一屏蔽结构，在芯粒堆叠结构的周向边缘形成第二屏蔽结构，为半导体结构提供了良好的屏蔽效果。
51.在阅读并理解了附图和详细描述后，可以明白其他方面。
附图说明
52.并入到说明书中并且构成说明书的一部分的附图示出了本公开的实施例，并且与描述一起用于解释本公开实施例的原理。在这些附图中，类似的附图标记用于表示类似的要素。下面描述中的附图是本公开的一些实施例，而不是全部实施例。对于本领域技术人员来讲，在不付出创造性劳动的前提下，可以根据这些附图获得其他的附图。
53.图1是根据一示例性实施例示出的一种半导体结构的形成方法的流程图。
54.图2是根据一示例性实施例示出的一种半导体结构的形成方法中提供初始芯粒的流程图。
55.图3是根据一示例性实施例示出的一种半导体结构的形成方法中形成芯粒堆叠结构的流程图。
56.图4是根据一示例性实施例示出的一种半导体结构的形成方法中形成第二屏蔽结构的流程图。
57.图5是根据一示例性实施例示出的一种半导体结构的形成方法的流程图。
58.图6是根据一示例性实施例示出的一种半导体结构的形成方法中提供的初始芯粒的示意图。
59.图7是根据一示例性实施例示出的一种半导体结构的形成方法中形成第一开孔和
第二开孔的示意图。
60.图8是图7中示出的结构的俯视图。
61.图9是根据一示例性实施例示出的一种半导体结构的形成方法中形成第一阻挡层和第二阻挡层的示意图。
62.图10是根据一示例性实施例示出的一种半导体结构的形成方法中形成遮挡层的示意图。
63.图11是根据一示例性实施例示出的一种半导体结构的形成方法中形成第一屏蔽层的示意图。
64.图12是根据一示例性实施例示出的一种半导体结构的形成方法中形成第一硅通孔结构和第二硅通孔结构的示意图。
65.图13是根据一示例性实施例示出的一种半导体结构的形成方法中回刻初始芯粒形成第一芯粒的示意图。
66.图14是图13中形成的第一芯粒的俯视图。
67.图15是根据一示例性实施例示出的一种半导体结构的形成方法中形成的第一芯粒的示意图。
68.图16是根据一示例性实施例示出的一种半导体结构的形成方法中形成第一焊盘和第三焊盘的示意图。
69.图17是根据一示例性实施例示出的一种半导体结构的形成方法中形成第二焊盘和第四焊盘的示意图。
70.图18是根据一示例性实施例示出的一种半导体结构的形成方法中形成芯粒堆叠结构的示意图。
71.图19是根据一示例性实施例示出的一种半导体结构的形成方法中形成芯粒堆叠结构的示意图。
72.图20是根据一示例性实施例示出的一种半导体结构的形成方法中形成隔离层的示意图。
73.图21是根据一示例性实施例示出的一种半导体结构的形成方法中沉积屏蔽层材料的示意图。
74.图22是根据一示例性实施例示出的一种半导体结构的形成方法中形成第二屏蔽层的示意图。
75.附图标记：
76.10、初始芯粒；11、初始芯粒的中心区域；12、初始芯粒的边缘区域；
77.20、第一开孔；
78.30、第二开孔；
79.40、第一掩膜层；41、第一图案；
80.50、遮挡层；
81.60、隔离层；
82.100、芯粒堆叠结构；110、第一芯粒；1101、第一芯粒的第一面；1102、第一芯粒的第二面；111、第一芯粒的中心区域；112、第一芯粒的边缘区域；115、第一空间；120、第一介电层；130、第一焊盘；140、第二焊盘；150、第三焊盘；151、第二屏蔽层；160、第四焊盘；161、第
三屏蔽层；170、基板；
83.200、硅通孔结构；210、第一硅通孔结构；211、第一阻挡层；212、第一导电层；220、第二硅通孔结构；221、第二阻挡层；222、第一屏蔽层；223、第二导电层；
84.400、第一屏蔽结构；
85.500、第二屏蔽结构。
具体实施方式
86.为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例中的附图，对公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。需要说明的是，在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。
87.本公开示例性的实施例中提供了一种半导体结构的形成方法，如图1所示，图1示出了根据本公开一示例性的实施例提供的半导体结构的形成方法的流程图，图6-图22为半导体结构的形成方法的各个阶段的示意图，下面结合图6-图22对半导体结构的形成方法进行介绍。
88.本实施例对半导体结构不作限制，下面将以动态随机存储器作为半导体结构为例进行介绍，但本实施例并不以此为限，本实施例中的半导体结构还可以为其他的结构。
89.如图1所示，本公开一示例性的实施例提供的一种半导体结构的形成方法，包括如下的步骤：
90.步骤s100：提供多个第一芯粒，第一芯粒中设置有硅通孔结构。
91.如图13、图14、图15所示，第一芯粒110包括中心区域111和边缘区域112，边缘区域112设置在中心区域111外围的区域。
92.每个第一芯粒110中设置有若干硅通孔结构200，部分硅通孔结构200设置在第一芯粒110的中心区域111，另一部分硅通孔结构200设置在第一芯粒110的边缘区域112。每个第一芯粒110中的硅通孔结构200的设置位置和排布方式均相同。
93.步骤s200：将多个第一芯粒垂直堆叠形成芯粒堆叠结构，部分硅通孔结构形成第一屏蔽结构，第一屏蔽结构设置在芯粒堆叠结构的边缘区域。
94.如图18所示，参照图14，多个第一芯粒110垂直堆叠，多个第一芯粒110通过相同排布的硅通孔结构200连接形成芯粒堆叠结构100，多个第一芯粒110的硅通孔结构200垂直连接，部分垂直连接的硅通孔结构200形成第一屏蔽结构400。在本实施例中，设置在第一芯粒110的边缘区域112的硅通孔结构200垂直连接形成第一屏蔽结构400，第一屏蔽结构400设置在芯粒堆叠结构100的边缘区域，且第一屏蔽结构400环绕芯粒堆叠结构100的中心区域。
95.在本实施例中，在芯粒堆叠结构100中，每个第一芯粒110中的硅通孔结构200的设置位置和排布方式均相同。也即，以芯粒堆叠结构100的顶面为投影面，属于芯粒堆叠结构100中的多个第一芯粒110中，对应设置的硅通孔结构200在芯粒堆叠结构100的顶面上的投影重叠。
96.步骤s300：形成第二屏蔽结构，沿芯粒堆叠结构的周向，第二屏蔽结构环绕芯粒堆叠结构，第二屏蔽结构覆盖芯粒堆叠结构中每个第一芯粒的侧壁。
97.如图22所示，第二屏蔽结构500环绕芯粒堆叠结构100的周向外缘设置，第二屏蔽结构500至少覆盖芯粒堆叠结构100中每个第一芯粒110的侧壁。
98.本实施例形成的半导体结构，在芯粒堆叠结构中形成第一屏蔽结构，沿芯粒堆叠结构的周向方向，环绕芯粒堆叠结构设置第二屏蔽结构，第一屏蔽结构沿着芯粒堆叠结构的外缘设置在芯粒堆叠结构的边缘区域，第二屏蔽结构沿着芯粒堆叠结构的外缘设置在芯粒堆叠结构外侧，第一屏蔽结构和第二屏蔽结构在半导体结构的周向边缘形成环绕芯粒堆叠结构的中心区域设置的多圈屏蔽结构，当半导体结构的工作环境中存在干扰电磁波时，第一屏蔽结构和第二屏蔽结构将干扰电磁波屏蔽在导体结构的周向边缘，防止芯粒堆叠结构的中心区域受到干扰，本实施例形成的半导体结构具有良好的抗电磁干扰效果。
99.根据本公开一个示例性的实施例，本实施例是对上述实施例中步骤s100的进一步说明。
100.如图2所示，提供第一芯粒，包括：
101.s110：提供初始芯粒。
102.如图6所示，初始芯粒10可以为半导体芯粒，初始芯粒10可以包括硅、锗、硅锗化合物以及硅碳化合物中的一种或者多种半导体材料。
103.s120：形成第一硅通孔结构，第一硅通孔结构设置在初始芯粒的中心区域。
104.如图7、图8所示，形成多个第一开孔20，多个第一开孔20分别设置在初始芯粒10的中心区域11。如图9所示，沉积阻挡材料形成第一阻挡层211，第一阻挡层211覆盖第一开孔20。如图12所示，参照图9，沉积导电金属填充第一开孔20形成第一导电层212，第一阻挡层211和第一导电层212形成第一硅通孔结构210。在本实施例中，阻挡材料可以为钽(tantalum，ta)或钽化物，导电金属可以为导电金属可以为铜或铜化物。
105.s130：形成第二硅通孔结构，第二硅通孔结构围绕初始芯粒的中心区域设置在初始芯粒的边缘区域，第二硅通孔结构环绕第一硅通孔结构一圈或多圈，第二硅通孔结构包括第一屏蔽层。
106.如图7所示，形成多个第二开孔30，参照图8，多个第二开孔30分别设置在初始芯粒10的边缘区域12，在本实施例中，多个第二开孔30环绕初始芯粒10的中心区域11在初始芯粒10的边缘区域12均匀设置。如图9所示，沉积阻挡材料覆盖第二开孔30形成第二阻挡层221。如图11所示，参照图9，沉积屏蔽材料，屏蔽材料覆盖第二阻挡层221形成第一屏蔽层222。如图12所示，参照图11，沉积导电金属填充第二开孔30，形成第二导电层223，形成第二硅通孔结构220。如图12所示，沿第二硅通孔结构220的径向方向，第二硅通孔结构220由外向内依次包括第二阻挡层221、第一屏蔽层222以及第二导电层223，在本实施例中，阻挡材料可以为钽(ta)或钽化物。屏蔽材料可以为金属铝(aluminium，al)、金属钨(tungsten，w)、铝化物或钨化物中的一种或两种以上的混合类金属材料，导电金属可以为导电金属可以为铜或铜化物。
107.在本实施例中，步骤s120和步骤s130可以同时进行，如图6所示，参照图8，在初始芯粒10上形成第一掩膜层40，第一掩膜层40覆盖初始芯粒10的顶面，第一掩膜层40包括第一图案41，第一图案41暴露出初始芯粒10的中心区域11的部分顶面以及初始芯粒10的边缘区域12的部分顶面。根据第一掩膜层40去除暴露出的部分初始芯粒10形成若干硅通孔开孔，其中，如图7所示，参照图8，以设置在初始芯粒10的中心区域11上的硅通孔开孔作为第
一开孔20，以设置在初始芯粒10的边缘区域12的硅通孔开孔作为第二开孔30。
108.如图9所示，参照图7，沉积阻挡材料，阻挡材料覆盖第一开孔20形成第一阻挡层211，阻挡材料覆盖第二开孔30形成第二阻挡层221。如图10所示，参照图9，形成遮挡层50，遮挡层50覆盖初始芯粒10的顶面并填充第一开孔20。如图11所示，参照图10，沉积屏蔽材料在第二开孔30中形成第一屏蔽层222，第一屏蔽层222覆盖第二阻挡层221。
109.如图12所示，参照图11，去除遮挡层50，沉积导电材料填充第一开孔20和第二开孔30，分别形成第一硅通孔结构210和第二硅通孔结构220。如图13所示，参照图12，回刻初始芯粒10的背侧暴露出第一硅通孔结构210和第二硅通孔结构220，停止刻蚀，形成第一芯粒110。如图14所示，第二硅通孔结构220设置在第一芯粒110的边缘区域112，第二硅通孔结构220中设置有第一屏蔽层222。
110.在本技术其它实施例中，形成第二硅通孔结构220时，可以沉积屏蔽材料填充第二开孔30，如图15所示，形成的第二硅通孔结构220不包括第二导电层223。
111.本实施例中，在第二硅通孔结构中设置第一屏蔽层，多个第二硅通孔结构设置在第一芯粒的边缘区域中形成环绕第一芯粒的中心区域在第一芯粒的边缘区域形成了第一屏蔽结构，能够屏蔽半导体结构工作环境对芯粒堆叠结构产生的干扰，而且第二硅通孔结构的第一屏蔽层中的屏蔽材料选用了铝或钨等低电阻率的金属材料，在半导体结构处于较高频率的干扰电磁场时，第一屏蔽层中的屏蔽材料产生的涡流能够抵消干扰电磁波，达到屏蔽干扰电磁波的效果，以免第一芯粒的中心区域的第一硅通孔结构受到电磁干扰。
112.根据本公开一个示例性的实施例，本实施例是对上述实施例中步骤s200的进一步说明。
113.如图3所示，形成芯粒堆叠结构，包括：
114.s210：形成第一焊盘，第一焊盘设置在第一芯粒的第一面，第一焊盘覆盖第一芯粒的第一面暴露出的第一硅通孔结构。
115.如图16所示，参照图13，第一焊盘130可以通过锡焊工艺(soldering)与第一硅通孔结构210连接，第一焊盘120形成相对于第一芯粒110的第一面1101的凸起。
116.s220：形成第二焊盘，第二焊盘设置在第一芯粒与第一面相对设置的第二面，第二焊盘覆盖第一芯粒的第二面暴露出的第一硅通孔结构。
117.如图17所示，参照图16，第二焊盘140可以通过锡焊工艺(soldering)与第一硅通孔结构210连接，第二焊盘140形成相对于第一芯粒110的第二面1102的凸起。
118.s230：将多个第一芯粒按照第一面和第二面相对设置的顺序垂直堆叠，形成芯粒堆叠结构，相邻的第一芯粒的第一焊盘和第二焊盘键合连接，在相邻的第一芯粒之间形成第一空腔，第二硅通孔结构形成第一屏蔽结构。
119.如图18所示，参照图17，提供基板170，将多个第一芯粒110相同的排列方向依次堆叠在基板170上，多个第一芯粒110按照第一面1101和第二面1102相对设置的顺序垂直堆叠，形成芯粒堆叠结构100。相邻的第一芯粒110的第一焊盘130和第二焊盘140键合连接。
120.如图18所示，芯粒堆叠结构100中的第一硅通孔结构210、第一焊盘130和第二焊盘140形成金属互联，沿第一芯粒110的堆叠方向，多个第一芯粒110的第二硅通孔结构210形成沿着芯粒堆叠结构100的外缘设置在芯粒堆叠结构100中的第一屏蔽结构400。
121.s240：形成第一介电层，第一介电层填充第一空腔。
122.如图19所示，参照图18，通过原子层沉积(atomic layer deposition，ald)或化学气相沉积(chemical vapordeposition，cvd)沉积介电材料填充相邻的第一芯粒110之间的第一空间115，在相邻的第一芯粒110之间形成第一介电层120。其中，介电材料可以为二氧化硅。
123.本实施例中形成的芯片堆叠结构中，多个第一芯粒中的第二硅通孔结构形成环绕芯片堆叠结构的中心区域的第一屏蔽结构，第一硅通孔结构、第一焊盘和第二焊盘在芯片堆叠结构的中心区域形成金属互联，在芯片堆叠结构的中心区域的金属互联中传输通信信号时，第一屏蔽结构能够为金属互联提供良好的抗干扰的效果，避免半导体结构中传输的信息受到干扰。
124.根据本公开一个示例性的实施例，本实施例是对上述实施例中步骤s200的进一步说明。
125.形成芯粒堆叠结构的步骤中，除了包括上述实施例中的步骤s210至s240，还包括：
126.s250：形成第三焊盘，第三焊盘覆盖第一芯粒的第一面暴露出的第二硅通孔结构，第三焊盘的外侧覆盖有第二屏蔽层。
127.如图16所示，参照图13，第三焊盘150可以通过锡焊工艺(soldering)与第二硅通孔结构220连接，第三焊盘150形成相对于第一芯粒110的第一面1101的凸起。在本实施例中，第二屏蔽层151中的屏蔽材料和第一屏蔽层222中的材料相同。在本实施例中，步骤s250可以和步骤s210同时进行。
128.s260：形成第四焊盘，第四焊盘覆盖第一芯粒的第二面暴露出的第二硅通孔结构，第四焊盘的外侧覆盖有第三屏蔽层。
129.如图17所示，参照图16，第四焊盘160可以通过锡焊工艺(soldering)与第二硅通孔结构220连接，第四焊盘160形成相对于第一芯粒110的第二面1102的凸起。第三屏蔽层161中的屏蔽材料和第一屏蔽层222中的材料相同。在本实施例中，步骤s260可以和步骤s220同时进行。
130.如图18所示，多个第一芯粒110堆叠形成的芯粒堆叠结构100中，相邻的第一芯粒110的第三焊盘150和第四焊盘160键合连接，垂直连接的第二硅通孔结构220、第三焊盘150和第四焊盘160共同形成第一屏蔽结构400。
131.本实施例中，在芯粒堆叠结构中，垂直连接的第二硅通孔结构、第三焊盘和第四焊盘也形成金属互联，第一屏蔽结构在芯粒堆叠结构的边缘区域的周向形成的屏蔽效果更好。
132.根据本公开一个示例性的实施例，本实施例是对上述实施例中步骤s300的进一步说明。
133.如图4所示，形成第二屏蔽结构，包括：
134.s310：沉积屏蔽材料，屏蔽材料覆盖芯粒堆叠结构的侧壁以及芯粒堆叠结构的顶面。
135.如图21所示，参照图19，通过原子层沉积(atomic layer deposition，ald)沉积屏蔽材料，屏蔽材料覆盖芯粒堆叠结构100的侧壁和顶面。沉积的屏蔽材料可以为金属铝(aluminium，al)、金属钨(tungsten，w)、铝化物或钨化物中的一种或两种以上的混合类金属材料。其中，覆盖芯粒堆叠结构100用于形成第二屏蔽结构500的屏蔽材料和第二硅通孔
结构220的第一屏蔽层222中的屏蔽材料相同或不同。在本实施例中，用于形成第二屏蔽结构500的屏蔽材料和第一屏蔽层222中的屏蔽材料选用不同的屏蔽金属。
136.s320：去除覆盖芯粒堆叠结构顶面的屏蔽材料，被保留的屏蔽材料形成第二屏蔽结构。
137.如图22所示，参照图21，通过干法刻蚀或湿法刻蚀工艺刻蚀去除覆盖在芯粒堆叠结构100顶面的屏蔽材料，保留覆盖在芯粒堆叠结构100的侧面的屏蔽材料形成第二屏蔽结构500，沿芯粒堆叠结构100的周向，第二屏蔽结构500覆盖芯粒堆叠结构100中每个第一芯粒110以及每个第一介电层120的侧壁。
138.本实施例形成的半导体结构，在芯粒堆叠结构的周向形成环绕芯粒堆叠结构的第二屏蔽结构，第一屏蔽结构和第二屏蔽结构在半导体结构的边缘形成屏蔽区，半导体结构处于低频干扰电磁波的环境时，第一屏蔽结构和第二屏蔽结构可以将干扰电磁波限制在屏蔽区中，避免干扰电磁波扩散到芯粒堆叠结构的中心区域中。本实施例中形成的半导体结构对于低频电磁波和高频电磁波都具有良好的屏蔽效果。
139.本公开示例性的实施例中提供了一种半导体结构的形成方法，如图5所示，本实施例提供的一种半导体结构的形成方法，包括如下的步骤：
140.步骤s10：提供多个第一芯粒，第一芯粒中设置有硅通孔结构。
141.步骤s20：将多个第一芯粒垂直堆叠形成芯粒堆叠结构，部分硅通孔结构形成第一屏蔽结构，第一屏蔽结构设置在芯粒堆叠结构的边缘区域。
142.步骤s30：形成隔离层，隔离层覆盖芯粒堆叠结构的顶面。
143.如图20所示，参照图19，隔离层60可以包括光刻抗蚀剂。
144.步骤s40：形成第二屏蔽结构，沿芯粒堆叠结构的周向，第二屏蔽结构环绕芯粒堆叠结构，第二屏蔽结构覆盖芯粒堆叠结构中每个第一芯粒的侧壁。
145.本实施例中步骤s10、s20的形成方法和上述实施例中步骤s100、s200的实现方式相同，在此，不再赘述。
146.本实施例中，在形成第二屏蔽结构500之前，如图19所示，参照图18在芯粒堆叠结构100的顶面形成隔离层60，步骤s40中去除覆盖芯粒堆叠结构100顶面的屏蔽材料时，直接去除隔离层60以及覆盖在隔离层60上的屏蔽材料即可，去除覆盖在芯粒堆叠结构100上的屏蔽材料的操作更加简单。
147.根据本公开一个示例性的实施例，本实施例提供了一种半导体结构，如图22所示，参照图13、图14，本实施例中的半导体结构包括：芯粒堆叠结构100、设置在芯粒堆叠结构100中的第一屏蔽结构400以及环绕芯粒堆叠结构100设置在芯粒堆叠结构100的周向边缘的第二屏蔽结构500。
148.其中，芯粒堆叠结构100至少包括多个堆叠设置的第一芯粒110，第一芯粒110中设置有硅通孔结构200，第一芯粒110通过硅通孔结构200垂直堆叠。第一屏蔽结构400设置在芯粒堆叠结构100的边缘区域，第一屏蔽结构400至少包括部分硅通孔结构200。第二屏蔽结构500环绕芯粒堆叠结构100设置在芯粒堆叠结构100的周向边缘，第二屏蔽结构500覆盖芯粒堆叠结构100中每个第一芯粒110的侧壁。
149.本实施例的半导体结构，在芯粒堆叠结构100中设置有第一屏蔽结构400以及环绕芯粒堆叠结构100设置的第二屏蔽结构500，在半导体结构的边缘形成了内外两层屏蔽结
构，为半导体结构提供了更好的屏蔽效果，以免芯粒堆叠结构100的中心区域受到干扰。
150.根据一个示例性实施例，本实施例的半导体结构的大部分内容和上述实施例相同，本实施例与上述实施例之间的区别之处在于，如图22所示，参照图14，硅通孔结构200包括多个第一硅通孔结构210以及多个第二硅通孔结构220，多个第一硅通孔结构210设置在第一芯粒110的中心区域111，多个第二硅通孔结构220围绕第一硅通孔结构210设置在第一芯粒110的边缘区域112，多个第二硅通孔结构220围绕第一硅通孔结构110一圈或多圈，第二硅通孔220中设置有第一屏蔽层222。
151.在本实施例中，多个第二硅通孔结构220可以均匀设置在第一芯粒110的边缘区域112，形成环绕第一硅通孔结构110的一圈或多圈环形结构。在本公开其它实施例中，多个第二硅通孔结构220还可以离散设置在第一芯粒110的边缘区域112。第一芯片110的俯视图像呈方形或长方形结构时，多个第二硅通孔结构220还可以设置在第一芯片110的四个顶角处，以增加第一芯片110的中心区域111的面积。
152.在本实施例中，如图22所示，参照图17，芯粒堆叠结构100还包括：设置在第一芯粒110的第一面1101的第一焊盘130和第三焊盘150，以及设置在第一芯粒110的第二面1102的第二焊盘140和第四焊盘160。第一焊盘130覆盖第一芯粒110的第一面1101暴露出的第一硅通孔结构210；第三焊盘150覆盖第一芯粒110的第一面1101暴露出的第二硅通孔结构220，参照图17，第三焊盘150的外侧覆盖有第二屏蔽层151。第二焊盘140覆盖第一芯粒110的第二面暴露出的第一硅通孔结构210，第四焊盘160覆盖第一芯粒110的第二面暴露出的第二硅通孔结构220，参照图17，第四焊盘160的外侧覆盖有第三屏蔽层161。
153.芯粒堆叠结构100中多个第一芯粒110按照第一面1101和第二面1102相对设置的顺序垂直堆叠，相邻的第一芯粒110的第一焊盘130和第二焊盘140键合连接，第三焊盘150和第四焊盘160键合连接，参照图18，相邻的第一芯粒110之间设置有第一空腔115，多个第一芯粒110的第二硅通孔结构220形成围绕芯粒堆叠结构100的中心区域的第一屏蔽结构400。
154.在本实施例中，如图22所示，按照图18，芯粒堆叠结构100还包括：第一介电层120，第一介电层120填充第一空腔115。
155.在本实施例中，如图22所示，垂直连接的第二硅通孔结构220、第三焊盘150和第四焊盘160共同设置成第一屏蔽结构400。
156.根据一个示例性实施例，本实施例的半导体结构的大部分内容和上述实施例相同，本实施例与上述实施例之间的区别之处在于，如图22所示，沿芯粒堆叠结构100的周向，第二屏蔽结构500还覆盖芯粒堆叠结构100中每个第一介电层120的侧壁。
157.本公开提供的半导体结构包括沿着芯粒堆叠结构的外缘设置在芯粒堆叠结构中的第一屏蔽结构以及环绕芯粒堆叠结构周向外缘设置的第二屏蔽结构，第一屏蔽结构和第二屏蔽结构在半导体结构的周向边缘形成环绕芯粒堆叠结构的中心区域设置的多圈屏蔽结构，具有良好的抗干扰的效果。
158.本说明书中各实施例或实施方式采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分相互参见即可。
159.在本说明书的描述中，参考术语“实施例”、“示例性的实施例”、“一些实施方式”、“示意性实施方式”、“示例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料
或者特点包含于本公开的至少一个实施方式或示例中。
160.在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。
161.在本公开的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。
162.可以理解的是，本公开所使用的术语“第一”、“第二”等可在本公开中用于描述各种结构，但这些结构不受这些术语的限制。这些术语仅用于将第一个结构与另一个结构区分。
163.在一个或多个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的多个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的结构。在下文中描述了本公开的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本公开。但正如本领域技术人员能够理解的那样，可以不按照这些特定的细节来实现本公开。
164.最后应说明的是：以上各实施例仅用以说明本公开的技术方案，而非对其限制；尽管参照前述各实施例对本公开进行了详细的说明，本领域技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本公开各实施例技术方案的范围。