半导体器件以及包括半导体器件的存储器系统的制作方法

半导体器件以及包括半导体器件的存储器系统
1.相关申请的交叉引用
2.本技术基于并要求于2021年7月14日向韩国知识产权局提交的韩 国专利申请no.10-2021-0092380的优先权，该申请的公开通过全文引 用合并于此。


背景技术：

3.本发明构思涉及一种半导体器件以及包括该半导体器件的存储 器系统。
4.当前，由于对通信设备和信息的多功能化的需求不断增加，需要 更高容量和更高集成度的存储器件。更高集成度所需的存储器单元尺 寸减小，其结果是，包括在这种存储器件中的操作电路和/或布线结构， 以及这种存储器件的电连接变得越来越复杂。因此，需要具有优异的 电特性同时改善其集成度的存储器件。


技术实现要素：

5.本发明构思提供了一种具有改善的可靠性的半导体器件以及包 括该半导体器件的存储器系统。
6.根据本发明构思的一方面，提供了一种半导体器件。该半导体器 件包括：在第一方向上交替布置的多个绝缘层和多个栅电极；以及在 所述第一方向上穿过所述多个栅电极和所述多个绝缘层的多个沟道结 构，其中，所述多个栅电极中的每一个包括：包括围绕所述多个沟道 结构的内壁的第一导电层；以及在与所述第一方向垂直的第二方向上 与所述多个沟道结构间隔开的第二导电层，其中，所述第二导电层的 电阻率小于所述第一导电层的电阻率。
7.根据本发明构思的另一方面，提供了一种半导体器件。该半导体 器件包括：多个栅极堆叠，包括沿垂直于衬底的上表面的第一方向堆 叠在所述衬底上的多个栅电极，所述多个栅极堆叠沿平行于所述衬底 的上表面的第二方向彼此间隔开；多个绝缘层，设置在所述多个栅电 极之间；多个沟道结构，在所述第一方向上穿过所述多个栅极堆叠； 以及上绝缘层，包括其中介于所述多个栅极堆叠之间的部分，其中， 所述多个栅极堆叠中的每一个包括：第一导电层，布置在所述多个栅 极堆叠中的每一个的中心处；以及第二导电层，布置在所述多个栅极 堆叠的相应边缘处，所述边缘平行于与所述第一方向和所述第二方向 中的每一个垂直的第三方向，其中，所述第二导电层包括与所述第一 导电层的材料不同的材料。
8.根据本发明构思的另一方面，提供了一种半导体器件。该半导体 器件包括：多个绝缘层，堆叠在第一方向上；绝缘阻挡层，覆盖所述 多个绝缘层的上表面和下表面；多个栅电极，布置在所述多个绝缘层 之间，并且部分地填充所述多个绝缘层之间的空间；多个沟道结构， 在所述第一方向上穿过所述多个栅电极和所述多个绝缘层；以及上绝 缘层，填充所述多个绝缘层之间的空间，其中，所述多个栅电极中的 每一个包括：第一导电层，包括内壁和钨，所述内壁围绕所述多个沟 道结构；第二导电层，布置在所述上绝缘层和所述第一导电层之间， 并且包括铜、铝以及铜和铝的合金中的任一种；以及导电阻挡层，布 置在所
述第一导电层与所述第二导电层之间。
附图说明
9.根据以下结合附图进行的详细描述，将更清楚地理解本发明构思 的实施例，在附图中：
10.图1是根据本发明构思的示例性实施例的包括半导体器件的电子 系统的示意图；
11.图2是根据本发明构思的示例性实施例的包括半导体器件的电子 系统的示意性透视图；
12.图3是根据本发明构思的示例性实施例的半导体封装的示意性截 面图；
13.图4是根据本发明构思的示例性实施例的半导体封装的示意性截 面图；
14.图5是根据示例性实施例的半导体器件的示意性布局图；
15.图6是沿图5的线5i-5i
′
截取的截面图；
16.图7是在图6中示出的多个栅电极中的任一个的透视图；
17.图8是图6的一部分的局部放大截面图；
18.图9a至图9c是根据其他示例性实施例的栅电极的部分截面图；
19.图10是根据其他示例性实施例的半导体器件的截面图；
20.图11是图10的一部分的局部放大截面图；
21.图12是根据示例性实施例的制造半导体器件的方法的流程图； 以及
22.图13至图22是根据示例性实施例的制造半导体器件的方法的截 面图。
具体实施方式
23.在下文中，将参照附图详细描述本发明构思的实施例。相同的附 图标记用于附图中的相同部件，并且省略对其的重复描述。
24.图1是根据本发明构思的示例性实施例的包括半导体器件1100 的电子系统1000的示意图。
25.参考图1，根据本发明构思的示例性实施例的电子系统1000可以 包括半导体器件1100、以及电连接到半导体器件1100的控制器1200。 电子系统1000可以包括含一个半导体器件1100或多个半导体器件 1100在内的存储装置，或者可以包括含该存储装置在内的电子装置。 例如，电子系统1000可以是包括至少一个半导体器件1100的固态驱 动装置(ssd)、通用串行总线(usb)装置、计算系统、医疗装置或通 信装置。
26.半导体器件1100可以是非易失性存储器件。例如，半导体器件 1100可以是nand闪存器件，包括将在下文参考图5至图11描述的 半导体器件100和半导体器件100
′
。半导体器件1100可以包括第一结 构1100f和竖直堆叠在第一结构1100f上的第二结构1100s。在示例 性实施例中，第一结构1100f可以与第二结构1100s水平布置。第一 结构1100f可以是包括解码器电路1110、页缓冲器1120和逻辑电路 1130在内的外围电路结构。第二结构1100s可以包括存储器单元结构， 该存储器单元结构包括多条位线bl、公共源极线csl、多条字线wl、 第一栅极上线ul1、第二栅极上线ul2、第一栅极下线ll1、第二栅 极下线ll2、以及设置在多条位线bl和公共源极线csl之间的多个 存储器单元串cstr。
27.在第二结构1100s中，多个存储器单元串cstr中的每一个可以 包括与公共源极线
csl相邻的下晶体管lt1和lt2、与位线bl相邻 的上晶体管ut1和ut2、以及布置在下晶体管lt1和lt2与上晶体 管ut1和ut2之间的多个存储器单元晶体管mct。下晶体管lt1和 lt2的数量以及上晶体管ut1和ut2的数量可以根据本发明构思的 实施例进行各种修改。
28.在示例性实施例中，上晶体管ut1和ut2可以是串选择晶体管， 并且下晶体管lt1和lt2可以是地选择晶体管。多条栅极下线ll1 和ll2可以分别连接到下晶体管lt1和lt2的栅电极，多条字线wl 可以分别连接到多个存储器单元晶体管mct的栅电极，并且多条栅 极上线ul1和ul2可以分别连接到上晶体管ut1和ut2的栅电极。
29.公共源极线csl、多条栅极下线ll1和ll2、多条字线wl以及 多条栅极上线ul1和ul2可以通过从第二结构1100s延伸到第一结 构1100f的多条第一连接线1115电连接到解码器电路1110。多条位 线bl可以通过在第一结构1100f中延伸到第二结构1100s的多条第 二连接线1125电连接到页缓冲器1120。
30.在第一结构1100f中，解码器电路1110和页缓冲器1120可以对 多个存储器单元晶体管mct中的至少一个执行控制操作。解码器电 路1110和页缓冲器1120可以由逻辑电路1130控制。
31.半导体器件1100可以通过电连接到逻辑电路1130的输入/输出焊 盘1101与控制器1200通信。输入/输出焊盘1101可以通过在第一结 构1100f中延伸到第二结构1100s的输入/输出连接布线1135电连接 到逻辑电路1130。
32.控制器1200可以包括处理器1210、nand控制器1220和主机接 口1230。根据示例性实施例，电子系统1000可以包括多个半导体器 件1100，并且在这种情况下，控制器1200可以控制多个半导体器件 1100。
33.处理器1210可以控制包括控制器1200在内的电子系统1000的 整体操作。处理器1210可以根据特定固件进行操作，并且可以通过控 制nand控制器1220来访问半导体器件1100。nand控制器1220 可以包括处理与半导体器件1100的通信的nand接口1221。用于控 制半导体器件1100的控制命令、要写入半导体器件1100的多个存储 器单元晶体管mct的数据、要从半导体器件1100的多个存储器单元 晶体管mct读取的数据等可以通过nand接口1221传输。主机接 口1230可以提供电子系统1000和外部主机之间的通信功能。当通过 主机接口1230从所述外部主机接收控制命令时，处理器1210可以响 应于该控制命令来控制半导体器件1100。
34.图2是根据本发明构思的示例性实施例的包括半导体器件的电子 系统2000的示意性透视图。
35.参考图2，根据本发明构思的示例性实施例的电子系统2000可以 包括主基板2001、安装在主基板2001上的控制器2002、一个或多个 半导体封装2003和动态随机存取存储器(dram)2004。半导体封装 2003和dram2004可以通过形成在主基板2001上的多个布线图案 2005连接到控制器2002。
36.主基板2001可以包括含耦合到外部主机的多个引脚在内的连接 器2006。连接器2006中的多个引脚的数量和排列可以根据电子系统 2000和外部主机之间的通信接口而变化。在示例性实施例中，电子系 统2000可以根据诸如usb、外围组件互连快速(pci-express)、串行 高级技术附件(sata)和用于通用闪存(ufs)的m-phy的任何一种 接口与所述外部主机通信。在示例性实施例中，电子系统2000可以由 从所述外部主机通过连接器
2006供应的电力来操作。电子系统2000 还可以包括：电源管理集成电路(pmic)，将从所述外部主机供应的 电力分配给控制器2002和半导体封装2003。
37.控制器2002可以向半导体封装2003写入数据或从半导体封装2003读取数据，并且可以提高电子系统2000的操作速度。
38.dram2004可以是缓冲存储器，用于减小作为数据存储空间的半 导体封装2003与外部主机之间的速度差。包括在电子系统2000中的 dram2004可以作为一种高速缓冲存储器来操作，并且可以在对半导 体封装2003的控制操作中提供用于临时存储数据的空间。当 dram2004包括在电子系统2000中时，控制器2002除了包括用于控 制半导体封装2003的nand控制器之外，还可以包括用于控制 dram2004的dram控制器。
39.半导体封装2003可以包括彼此分离的第一半导体封装2003a和 第二半导体封装2003b。第一半导体封装2003a和第二半导体封装 2003b中的每一个可以是包括多个半导体芯片2200的半导体封装。第 一半导体封装2003a和第二半导体封装2003b中的每一个可以包括封 装基板2100、封装基板2100上的多个半导体芯片2200、布置在多个 半导体芯片2200中的每一个的下表面上的粘合层2300、将多个半导 体芯片2200电连接到封装基板2100的连接结构2400、以及覆盖封装 基板2100上的多个半导体芯片2200和连接结构2400的模制层2500。
40.封装基板2100可以是包括多个封装上焊盘2130的印刷电路板。 多个半导体芯片2200中的每一个可以包括输入/输出焊盘2210。输入 /输出焊盘2210可以对应于图1的输入/输出焊盘1101。多个半导体芯 片2200中的每一个可以包括多个栅极堆叠3210和多个沟道结构3220。 多个半导体芯片2200中的每一个可以包括将在下文参考图5至图11 描述的半导体器件100和半导体器件100
′
中的至少一个。
41.在示例性实施例中，连接结构2400可以是将输入/输出焊盘2210 电连接到封装上焊盘2130的接合线。因此，在第一半导体封装2003a 和第二半导体封装2003b中，多个半导体芯片2200可以通过接合线方 法彼此电连接，并且可以电连接到封装基板2100的封装上焊盘2130。 根据示例性实施例，在第一半导体封装2003a和第二半导体封装2003b 中，多个半导体芯片2200可以通过包括硅通孔(tsv)的连接结构而 不是所述接合线方法的连接结构2400彼此电连接。
42.在示例性实施例中，控制器2002和多个半导体芯片2200可以被 包括在一个封装中。在示例性实施例中，控制器2002和多个半导体芯 片2200可以安装在与主基板2001不同的单独的插入基板上，并且可 以通过形成在插入基板上的布线相互连接。
43.图3是根据本发明构思的示例性实施例的半导体封装2003的示 意性截面图。图3更详细地示出了沿图2的线ii-ii
′
截取的截面图的配 置。
44.参考图3，在半导体封装2003中，封装基板2100可以是印刷电 路板。封装基板2100可以包括封装基板主体2120、布置在封装基板 主体2120的上表面上的多个封装上焊盘2130(见图2)、布置在封装 基板主体2120的下表面上或被封装基板主体2120的下表面暴露的多 个下焊盘2125、以及将封装基板主体2120中的多个封装上焊盘2130 电连接到多个下焊盘2125的多条内部布线2135。多个封装上焊盘2130 可以电连接到多个连接结构2400。多个下焊盘2125可以通过多个导 电连接器2800连接到图2所示的电子系统2000的主基板2001上的多 个布线图案2005。
45.多个半导体芯片2200中的每一个可以包括半导体衬底3010、以 及顺序堆叠在半导体衬底3010上的第一结构3100和第二结构3200。 第一结构3100可以包括含多个外围布线3110在内的外围电路区。第 二结构3200可以包括公共源极线3205、公共源极线3205上的栅极堆 叠3210、穿过栅极堆叠3210的沟道结构3220、以及电连接到沟道结 构3220的位线3240。栅极堆叠3210可以包括阶梯结构。第二结构3200 可以包括：栅极堆叠gs(见图6)，其包括多个栅电极140(见图6)， 每个栅电极140包括导电阻挡层141(见图8)、第一导电层142(见 图8)和第二导电层143(见图8)。多个栅电极140的更详细的配置 和各种修改与下文参照图5至图11描述的基本相同。
46.多个半导体芯片2200中的每一个可以包括贯通布线3245，该贯 通布线3245电连接到第一结构3100的多条外围布线3110并且延伸到 第二结构3200中。贯通布线3245可以布置在栅极堆叠3210之外。在 其他示例性实施例中，半导体封装2003可以还包括穿过栅极堆叠3210 的贯通布线。多个半导体芯片2200中的每一个可以还包括电连接到第 一结构3100的多条外围布线3110的输入/输出焊盘(图2的2210)。
47.图4是根据本发明构思的示例性实施例的半导体封装2003a的示 意性截面图。图4示出了对应于沿图2的线ii-ii
′
截取的截面部分的配 置。
48.参考图4，半导体封装2003a具有与参考图3描述的半导体封装 2003基本相同的配置。然而，半导体封装2003a包括多个半导体芯片 2200a。多个半导体芯片2200a中的每一个可以包括半导体衬底4010、 半导体衬底4010上的第一结构4100、以及通过晶片接合方法接合到 第一结构4100的在第一结构4100上的第二结构4200。
49.第一结构4100可以包括外围电路区，该外围电路区包括外围布 线4110和多个第一接合结构4150。第二结构4200可以包括公共源极 线4205、在公共源极线4205和第一结构4100之间的栅极堆叠4210、 以及穿过栅极堆叠4210的沟道结构4220。栅极堆叠4210可以包括阶 梯结构。第二结构4200可以包括栅极堆叠gs(见图8)，该栅极堆叠 gs(见图8)包括多个栅电极140(见图8)，每个栅电极140包括导 电阻挡层141(见图8)、第一导电层142(见图8)和第二导电层143 (见图8)。多个栅电极140(参见图6)的更详细的配置和各种修改 与下文参考图5至图11所描述的基本相同。
50.此外，多个半导体芯片2200a中的每一个可以包括分别电连接到 栅极堆叠4210的多条字线wl(见图1)的多个第二接合结构4250。 例如，多个第二接合结构4250中的每一个可以通过电连接到沟道结构 4220的多条位线4240分别电连接到多个沟道结构4220和多条字线 wl(见图1)，并可以电连接到与多条字线wl(见图1)电连接的接 触结构cts。
51.第一结构4100的多个第一接合结构4150和第二结构4200的多 个第二接合结构4250可以彼此接合。多个第一接合结构4150和多个 第二接合结构4250的接合部分可以包括例如铜(cu)。
52.图3中所示的多个半导体芯片2200与图4所示的多个半导体芯 片2200a可以通过具有接合线形状的多个连接结构2400(见图2)彼 此电连接。在其他示例性实施例中，图3所示的多个半导体芯片2200 与图4所示的多个半导体芯片2200a可以通过包括tsv的连接结构 彼此电连接。
53.图5是根据示例性实施例的半导体器件的示意性布局。
54.图6是沿图5的线5i-5i
′
截取的截面图。
55.图7是图6所示的多个栅电极140中的任一个的透视图。
56.图8是图6的por6部分的局部放大截面图。
57.参考图5至图8，半导体器件100可以包括第一半导体器件层l1 和第二半导体器件层l2，该第一半导体器件层l1包括外围电路，该 第二半导体器件层l2包括分别作为存储器单元串cstr(见图1)操 作的多个沟道结构150。第二半导体器件层l2可以布置在第一半导体 器件层l1上。第一半导体器件层l1可以对应于图1的第一结构1100f， 并且第二半导体器件层l2可以对应于图1的第二结构1100s。
58.第一半导体器件层l1可以包括衬底101、布置在衬底101上的外 围晶体管105、电连接到外围晶体管105的外围电路布线、以及覆盖 外围晶体管105和外围电路布线的下绝缘层110。根据一些示例性实 施例，下绝缘层110可以包括绝缘材料。根据一些示例性实施例，下 绝缘层110可以包括氧化硅、氮化硅、氮氧化硅等，但是这样的实施 例不限于此。
59.根据一些示例性实施例，衬底101可以是包括诸如单晶硅或单晶 锗的半导体材料的半导体衬底。衬底101可以包括例如诸如硅、锗或 硅锗的半导体材料，并且还可以包括外延层、绝缘体上硅(soi)层、 绝缘体上锗(goi)层、绝缘体上半导体(seoi)层等。可以在衬底 101上形成用于限定有源区和无源区的沟槽以及填充该沟槽的器件分 离层102。
60.在下文中，与衬底101的上表面基本上平行的方向可以被定义为 z方向，并且与衬底101的上表面基本上平行的两个方向可以被定义 为x方向和y方向。x方向、y方向和z方向可以彼此基本垂直。除 非另有说明，否则以下附图中的方向定义相同。
61.根据一些示例性实施例，外围晶体管105可以构成图1所示的解 码器电路1110、页缓冲器1120和逻辑电路1130。根据一些示例性实 施例，外围晶体管105可以构成公共源极线驱动器。
62.外围电路布线可以包括顺序堆叠在衬底101上的多个导电图案 115。此外，外围电路布线可以还包括外围晶体管105、以及连接形成 在不同层级的多个导电图案115的多个导电通孔111。根据一些示例 性实施例，外围电路布线被示为包括三层导电图案115、和连接三层 导电图案115的导电通孔111，但是这样的实施例不限于此。外围电 路布线可以包括一层或多层导电图案、以及连接一层或多层导电图案 的通孔。
63.根据一些示例性实施例，导电图案115和导电通孔111可以包括 导电材料。根据一些示例性实施例，导电图案115和导电通孔111可 以包括钨、钽、钴、镍、硅化钨、硅化钽、硅化钴或硅化镍。根据一 些示例性实施例，导电图案115和导电通孔111可以包括多晶硅。
64.第二半导体器件层l2可以包括：公共源极线csl，布置在公共 源极线csl上的第一至第三半导体层121、122和123，交替且重复 堆叠在第一至第三半导体层122、122和123上的多个绝缘层130和多 个栅电极140，以及覆盖公共源极线csl、第一至第三半导体层121、 122和123、多个绝缘层130和多个栅电极140的第一上绝缘层161。 第二半导体器件层l2可以包括穿过多个绝缘层130的多个沟道结构 150、多个栅电极140和第一上绝缘层161。第二半导体器件层l2可 以包括覆盖下结构并填充具有沟槽形状的串选择线切割部sslc的第 二上绝缘层163。第二半导体器件层l2可以包括覆盖下结构并填充具 有沟槽形状的字线切割部wlc的第三上绝缘层165。根据一些示例性 实施例，第二半导体器件层l2可以还包括布线，多个栅电极140和 沟道结构150穿过其中，以操作为存储器单元阵列。
65.多个栅电极140中的每一个可以操作为地晶体管、串选择晶体管 和存储器单元串
cstr(见图1)的存储器单元晶体管的栅电极中的任 一个。多个栅电极140可以构成阶梯结构，其中多个栅电极140布置 得越低，则多个栅电极140在x方向上突出得越远。
66.多个栅电极140可以沿z方向堆叠。在z方向上堆叠的多个栅电 极140可以构成栅极堆叠gs。根据示例性实施例，栅极堆叠gs可以 由下文将描述的字线切割部wlc分离。根据示例性实施例，栅极堆 叠gs可以水平地(例如，在y方向上)彼此分离，其中第三上绝缘 层165的一部分填充它们之间的字线切割部wlc。字线切割部wlc 可以水平地(例如，在y方向上)将在多个栅电极140中布置在相同 竖直层级的栅电极分离。因此，布置在相同竖直层级并且在y方向上 彼此分离的多个栅电极140可以彼此电绝缘，以便分开操作。
67.公共源极线csl可以布置在第一半导体器件层l1上。根据一些 示例性实施例，公共源极线csl可以具有平板形状。根据一些示例性 实施例，公共源极线csl可以包括钨(w)或钨(w)化合物。
68.第一至第三半导体层121、122和123可以布置在公共源极线csl 上。第一至第三半导体层121、122和123可以是支撑多个绝缘层130 和多个栅电极140的支撑层。根据示例性实施例，可以省略第一至第 三半导体层121、122和123中的任一个。
69.第一半导体层121可以布置在公共源极线csl上。第二半导体层 122可以布置在第一半导体层121上，并且第三半导体层123可以布 置在第二半导体层122上。根据一些示例性实施例，第二半导体层122 可以包括暴露第一半导体层121的上表面的开口122op。根据一些示 例性实施例，第三半导体层123可以通过第二半导体层122的开口 122op部分地接触第一半导体层121。
70.根据一些示例性实施例，第一至第三半导体层121、122和123 可以包括结晶硅或非晶硅。根据一些示例性实施例，第一至第三半导 体层121、122和123可以是掺杂硅层。根据一些示例性实施例，可以 按照基本相同的浓度掺杂第一至第三半导体层121、122和123，但实 施例不限于此。
71.根据一些示例性实施例，多个栅电极140可以对应于图1所示的 晶体管的栅电极。更具体地，两个最下面的栅电极140(ge)可以对 应于图1的下晶体管lt1和lt2的栅电极，两个最上的电极140(se) 可以对应于图1的上晶体管ut1和ut2的栅电极，布置在其间的栅 电极140(we)可以对应于图1的多个存储器单元晶体管mct的栅 电极。
72.根据一些示例性实施例，可以在栅电极140(ge)和栅电极140 (we)之间和/或在栅电极140(se)和栅电极140(we)之间附加 地布置一个或多个虚设栅电极。在这种情况下，可以减少在多个相邻 栅电极140之间发生的单元间干扰。
73.绝缘阻挡层131可以布置在分别与多个栅电极140相邻的绝缘层 130之间。绝缘阻挡层131可以与绝缘层130接触。根据示例性实施 例，每个绝缘阻挡层131可以具有共形厚度。根据示例性实施例，每 个绝缘阻挡层131的厚度可以是几纳米。绝缘阻挡层131可以覆盖多 个绝缘层130中的每一个的上表面和下表面。绝缘阻挡层131可以覆 盖被字线切割部wlc暴露的每个绝缘层130的侧表面。
74.根据示例性实施例，每个绝缘阻挡层131可以包括绝缘材料。每 个绝缘阻挡层131可以包括金属氧化物、金属氮化物和金属氮氧化物 中的任一种。绝缘阻挡层131可以包括例如氧化铝(alo)。
75.在示例性实施例中，多个栅电极140中的每一个可以与多个绝缘 层130中的相邻
的绝缘层分离，其中绝缘阻挡层131设置在它们之间。 根据示例性实施例，多个栅电极140中的每一个可以不与多个绝缘层 130中的相邻的绝缘层接触。
76.根据一些示例性实施例，多个栅电极140中的每一个可以包括多 个层。多个栅电极140可以包括导电阻挡层141、第一导电层142和 第二导电层143。
77.第一导电层142可以布置在栅极堆叠gs的中心。第二导电层143 可以布置在栅极堆叠gs的边缘(例如，平行于x方向的边缘)上。
78.第一导电层142可以包括导电材料。例如，第一导电层142可以 包括具有优异阶梯覆盖特性的导电材料，例如钨(w)。作为另一示例， 第一导电层142可以包括钽、钴、镍、硅化钨、硅化钽、硅化钴或硅 化镍和多晶硅。
79.根据一些示例性实施例，将在下文描述的第一接触部171和第二 接触部173以及第一上导电图案181和第二上导电图案183可以包括 用于描述第一导电层142的材料中的一种或多种。
80.第一导电层142可以包括具有共形形状的籽晶层和填充籽晶层内 部的体层。籽晶层可以具有相对于导电阻挡层141高的粘附力和比体 层好的阶梯覆盖特性。可以通过例如使用wf6和b2h6的沉积工艺来 提供籽晶层。基于籽晶层，可以通过使用wf6和h2的沉积工艺来提 供体层。因为体层具有比籽晶层大的晶粒尺寸，所以体层的电阻可低 于籽晶层的电阻。
81.如上所述，多个沟道结构150中的每一个可以在z方向上穿过多 个栅电极140和多个绝缘层130。因此，多个栅电极140中的每一个 的第一导电层142可以包括限定多个沟道结构150穿过的沟道孔chh 的内壁142i。
82.包括在多个栅电极140中的每一个中的第二导电层143可以在y 方向上彼此分离，其中第一导电层142设置在它们之间。包括在多个 栅电极140中的一个中的第一导电层142可以布置为与字线切割部 wlc(或第三上绝缘层165中填充字线切割部wlc的部分)分离， 包括在多个栅电极140中的一个中的第二导电层143在它们之间。
83.根据示例性实施例，包括在多个栅电极140中的每一个中的第二 导电层143可以与多个沟道结构150水平地(例如，在y方向上)分 离。根据示例性实施例，多个沟道结构150可以不穿过包括在多个栅 电极140中的每一个中的第二导电层143。因此，包括在多个栅电极 140中的每一个中的第二导电层143可以不包括限定沟道孔chh的内 壁。
84.根据示例性实施例，因为只有第一导电层142围绕多个沟道结构 150，而第二导电层143不围绕沟道结构150，所以可以防止分别对应 于沟道结构150的部分栅电极140的特性(例如，电导率、功函数等) 被改变。例如，靠近栅极堆叠gs的水平中心的沟道结构150和布置 在栅极堆叠gs边缘的沟道结构150都可以被第一导电层142围绕。 因此，可以提供具有改善的可靠性的半导体器件100。
85.根据示例性实施例，每个第二导电层143可以包括导电材料。根 据示例性实施例，每个第二导电层143可以包括具有比第一导电层142 的电阻率低(即，更高导电率)的电阻率的金属材料。根据示例性实 施例，每个第二导电层143可以包括金属材料。根据示例性实施例， 每个第二导电层143可以包括铜、铝以及铜和铝的合金中的任一种。
86.根据示例性实施例，因为第一导电层142包括诸如钨的金属材料， 其具有优异的阶梯覆盖特性，所以构成第一导电层142的材料可以有 效地沉积到绝缘层130之间的空间中，使得第一导电层142可以围绕 多个沟道结构150。因此，图1的操作为下晶体管lt1和
lt2、上晶 体管ut1和ut2以及多个存储器单元晶体管mct的栅电极140的可 靠性可以被改善。
87.此外，因为第二导电层143包括：诸如铜、铝以及铜和铝的合金 的材料，其电阻率低于第一导电层142的电阻率，所以每个栅电极140 的电阻可以被减小。因此，半导体器件100的响应速度可以被改善， 并且即使当半导体器件100包括三层级单元(tlc)和四层级单元 (qlc)时，半导体器件100也将具有足够高的响应速度。
88.更具体地说，钨的电阻率约为11.2
×
10-8
ohm/m，铝的电阻率约为 2.7
×
10-8
ohm/m，铜的电阻率约为1.7
×
10-8
ohm/m。因此，与现有技术 相比，多个栅电极140中的每一个的电阻可以被改善约40％至约53％。 也就是说，每个栅电极140的电阻可以是在仅包括钨的栅电极的电阻 的约47％到约60％的范围内。
89.更具体地，当第二导电层143包括铝时，每个栅电极140的电阻 可以是仅包括钨的栅电极的电阻的约60％。当第二导电层143包括铜 时，每个栅电极140的电阻可以是仅包括钨的栅电极的电阻的约47％。 当第二导电层143包括铜和铝的合金时，每个栅电极140的电阻可以 是在仅包括钨的栅电极的电阻的约47％到约60％的范围内。
90.根据示例性实施例，通过调整铜和铝合金中铜和铝的质量比，可 以将每个栅电极140的等效电阻值调整为是在仅包含钨的栅电极的电 阻值的约47％到约60％的范围内。
91.根据示例性实施例，由于每个栅电极140的电阻特性的改善，由 栅电极140引起的rc延迟可以被减少15％或更多，并且半导体器件 100的响应速度可以被改善。
92.这里，第一导电层142的电阻r1遵循以下方程式1。
93.[方程式1]
[0094][0095]
这里，ρ1是第一导电层142的电阻率。长度140x是栅电极140、 导电阻挡层141、第一导电层142和第二导电层143中的每一个的x 方向长度。长度142y是第一导电层142的y方向长度。长度140z 是栅电极140、第一导电层142和第二导电层143中的每一个的z方 向长度。
[0096]
第二导电层143的电阻r2遵循以下方程式2。
[0097]
[方程式2]
[0098][0099]
这里，ρ2是每个第二导电层143的电阻率，并且长度143y是每 个第二导电层143的y方向长度。
[0100]
相应地，每个栅电极140的等效电阻r3是由第一导电层142的 电阻r1和两个彼此水平地分离、第一导电层142设置在其间的第二 导电层143的电阻r2得出的，遵循以下方程式3。这里，r3可以通 过两个r2和一个r1的并联来计算。
[0101]
[方程式3]
[0102][0103]
根据一个实验示例，为了使第二导电层143包括铝，并且每个栅 电极140的总电阻为现有技术的80％或以下，包括在一个栅电极140 中的两个第二导电层143在y方向上的长度143y之和(即，2
·
(143y)) 可以是栅电极140在y方向上的长度140y的约1/10或更多。也就是 说，第二导电层143在y方向上的长度143y可以满足以下方程式4。
[0104]
[方程式4]
[0105][0106]
然而，当第二导电层143在y方向上的长度143y过大时，沟道 结构150和字线切割部wlc之间的距离可能增加，因此，半导体器 件100的集成度可能降低。因此，两个第二导电层143在y方向上的 长度143y之和(即，2
·
(143y))可以是多个栅电极140中的每一个的 长度的约1/5或更小。也就是说，第二导电层143在y方向上的长度 143y可以满足以下方程式5。
[0107]
[方程式5]
[0108][0109]
根据示例性实施例，两个第二导电层143在y方向上的长度143y 之和(即，2
·
(143y))可以是在多个栅电极140中对应的栅电极中的 每一个的长度的约1/10到约1/5的范围内。根据示例性实施例，第二 导电层143在y方向上的长度143y可以是在多个栅电极140中的对 应的栅电极的长度的约1/20到约1/10的范围内。
[0110]
如下所述，第一导电层142和第二导电层143中的每一个可以通 过湿法蚀刻的各向同性蚀刻形成。在这方面，在不同层级(即，在z 方向上距衬底101的不同距离)的每个第一导电层142可以被湿法蚀 刻以具有相同的凹陷距离，并且在不同层级的每个第二导电层143可 以被湿法蚀刻以具有相同的凹陷距离。因此，在不同层级的第二导电 层143在y方向上的长度143y可以基本相同。表述“在不同层级的 第二导电层143在y方向上的长度143y基本相同”是指考虑到由于 工艺偏差引起的误差，y方向上的长度143y相同。
[0111]
导电阻挡层141可以布置在绝缘阻挡层131和第一导电层142之 间、绝缘阻挡层131和第二导电层143之间、以及第一导电层142和 第二导电层143之间。导电阻挡层141可以包括布置在第一导电层142 和第二导电层143之间并且在z方向上延伸的部分141v。
[0112]
因此，第一导电层142和第二导电层143可以彼此分开，导电阻 挡层141的部分141v设置在它们之间。根据示例性实施例，导电阻 挡层141可以包括导电材料。根据示例性实施例，导电阻挡层141可 以通过原子层沉积、化学气相沉积或物理气相沉积形成。根据示例性 实施例，导电阻挡层141可以包括以下中的任一种：钛(ti)、氮化钛 (tin)、钛(ti)和氮化钛(tin)的双层、铷(ru)、镍(ni)、钴(co)、 铪(hf)、铌(nb)、锆(zr)、钒(v)、氮化钨(wn)、氮化钽 (tan)和硅化铜(cusi)。
[0113]
根据示例性实施例，导电阻挡层141可以防止包括在第一导电层 142和第二导电
层143中的材料扩散到绝缘层130中。根据示例性实 施例，通过在第一导电层142和第二导电层143之间形成导电阻挡层 141，可以防止第一导电层142和第二导电层143的边界表面被破坏。
[0114]
根据示例性实施例，导电阻挡层141可以布置在第一导电层142 和第二导电层143之间以降低金属对金属的接触电阻，并且可以改善 相对于第一导电层142和第二导电层143中的每一个的粘合力。因此， 可以改善包括栅电极140的半导体器件100的操作速度和可靠性。
[0115]
根据一些示例性实施例，第一上绝缘层161和第二上绝缘层163 可以布置在最上面的栅电极140(se)上。第一上绝缘层161和第二 上绝缘层163可以包括绝缘材料。根据示例性实施例，串选择线切割 部sslc可以形成为水平地分离栅电极140(se)和第一上绝缘层161， 并且第二上绝缘层163可以填充串选择线切割部sslc。
[0116]
根据一些示例性实施例，多个沟道结构150可以在z方向上穿过 第一上绝缘层161、多个栅电极140和多个绝缘层130。根据一些示例 性实施例，沟道结构150可以穿过第二半导体层122和第三半导体层 123。根据一些示例性实施例，沟道结构150的下部可以被第一半导体 层121围绕。因此，沟道结构150的上表面可以与第一上绝缘层161 共面，并且沟道结构150的下表面可以位于比第一半导体层121的上 表面低的层级处。相邻沟道结构150可以布置为在x方向和y方向上 以一定间隔彼此分开。
[0117]
根据一些示例性实施例，每个沟道结构150可以包括多个层。根 据一些示例性实施例，每个沟道结构150可以包括栅极绝缘层155、 沟道层153和掩埋绝缘层151。
[0118]
根据一些示例性实施例，栅极绝缘层155可以具有共形厚度。根 据一些示例性实施例，栅极绝缘层155可以构成沟道结构150的底表 面和外表面。因此，根据一些示例性实施例，栅极绝缘层155可以使 沟道层153与多个栅电极140绝缘。
[0119]
根据一些示例性实施例，栅极绝缘层155可以包括具有共形厚度 的多个层。根据一些示例性实施例，栅极绝缘层155可以包括隧道绝 缘层、电荷存储层和阻挡绝缘层。隧道绝缘层可以包括氧化硅、氧化 铪、氧化铝、氧化锆、氧化钽等。电荷存储层可以是其中存储从沟道 层153隧穿的电子的区域，并且可以包括氮化硅、氮化硼、氮化硼硅 或掺杂有杂质的多晶硅。阻挡绝缘层可以包括具有高介电常数值的介 电材料。阻挡绝缘层可以包括例如氧化硅、氮化硅、氧化铪、氧化铝、 氧化锆、氧化钽等的单个层或堆叠层。
[0120]
根据一些示例性实施例，栅极绝缘层155可以不布置在与第二半 导体层122相同的层级上。这是因为在第二半导体层122的替换工艺 期间部分栅极绝缘层155被去除，并且因此，第二半导体层122和沟 道层153可以彼此连接。
[0121]
根据一些示例性实施例，沟道层153可以填充内部空间中由栅极 绝缘层155限定的部分。形成在栅极绝缘层155的内壁上的沟道层153 可以具有恒定的厚度。根据一些示例性实施例，沟道层153的上部可 以具有比沟道层153的侧壁大的厚度。
[0122]
根据一些示例性实施例，掩埋绝缘层151可以填充在由沟道层153 限定的空间中。掩埋绝缘层151的上表面可以被沟道层153的上部覆 盖。根据一些示例性实施例，沟道层153的上表面可以用作焊盘，来提 供电连接到第一接触部171。在一些情况下，可以在沟道层153的上 表面上设置单独的接触焊盘。
[0123]
在图6中，栅极绝缘层155被示为覆盖沟道层153的下表面，但 实施例不限于此。例
如，栅极绝缘层155可以暴露沟道层153的下表 面，并且仅构成沟道结构150的侧壁。在这种情况下，通过选择性外 延生长工艺生长的半导体图案可以与沟道层153的下表面接触，并且 沟道层153可以不直接连接到上衬底。
[0124]
根据一些示例性实施例，字线切割部wlc可以是沿z方向穿过 第一上绝缘层161、第二上绝缘层163、多个栅电极140和多个绝缘层130的沟槽。
[0125]
根据一些示例性实施例，字线切割部wlc可以穿过第一半导体 层121的一部分，但实施例不限于此。根据一些示例性实施例，字线 切割部wlc可以使布置在相同竖直层级的多个不同栅电极140彼此 绝缘。根据一些示例性实施例，字线切割部wlc可以在x方向上延 伸以在y方向上分离多个栅电极140。字线切割部wlc的x方向长 度可以长于多个栅电极140的x方向长度。因此，字线切割部wlc 可以完全分离多个栅电极140。因此，彼此水平分离的多个栅电极140 可以操作为不同晶体管(例如，地选择晶体管、存储器单元晶体管和/ 或串选择晶体管)的栅电极。
[0126]
根据一些示例性实施例，字线切割部wlc可以在z方向上具有 锥形形状。这里，锥形形状可以指字线切割部wlc的水平宽度朝向 第一半导体层121、第二半导体层122和第三半导体层123减小的形 状。
[0127]
图6示出了在相邻字线切割部wlc之间布置一个串选择线切割 部sslc，但实施例不限于此。例如，两个或更多个串选择线切割部 sslc可以布置在相邻的字线切割部wlc之间。
[0128]
第三上绝缘层165可以布置在第二上绝缘层163上。第三上绝缘 层165可以包括绝缘材料。第三上绝缘层165可以覆盖下结构并填充 字线切割部wlc。
[0129]
导电阻挡层141和第二导电层143可以通过湿法蚀刻工艺被节点 分离，因此如下所述，可以按深度rd凹陷。因此，每个绝缘层130 可以比相邻的栅电极140更靠近水平方向(例如，在y方向)突出。 多个栅电极140中的每一个可以部分地填充相邻绝缘层130之间的空 间。
[0130]
根据示例性实施例，第三上绝缘层165可以填充相邻绝缘层130 之间的空间。根据示例性实施例，第三上绝缘层165还可以填充相邻 绝缘层130之间的空间，其中栅电极140按深度rd凹陷。根据示例 性实施例，第三上绝缘层165可以与导电阻挡层141和第二导电层143 接触。根据示例性实施例，第三上绝缘层165可以与第一导电层142 分开。
[0131]
根据一些示例性实施例，第一接触部171和第二接触部173可以 在与第三上绝缘层165的至少一部分相同的层级处沿z方向延伸。根 据一些示例性实施例，第一接触部171还可以穿过第二上绝缘层163。 根据一些示例性实施例，第一接触部171可以与沟道层153接触。
[0132]
位线180可以在z方向上与沟道结构150重叠并且可以在y方向 上延伸。两条位线180可以穿过每个沟道结构150。位线180可以与 彼此分开且串选择线切割部sslc位于其间的第二接触部173接触， 并可以与彼此分开且字线切割部wlc设置在其间的第二接触部173 接触。根据示例性实施例，位线180可以通过第一接触部171和第二 接触部173电连接到沟道层153。
[0133]
图9a至图9c是用于描述根据进一步示例性实施例的栅电极 140a、140b和140c的示图，并且是分别对应于图8的部分的局部截 面图。图9a至图9c中示出的栅电极140a、140b
和140c可以对应于 图8的栅电极140，并且可以代替图8的栅电极140在半导体器件100 中采用。
[0134]
参考图9a，栅电极140a可以包括第一导电阻挡层141a、第一导 电层142、第二导电阻挡层144和第二导电层143。
[0135]
因为第一导电层142和第二导电层143的结构、功能和组成与参 照图8描述的那些类似，将省略其冗余描述。
[0136]
根据示例性实施例，第一导电阻挡层141a和第二导电阻挡层144 可以不集成到一个连续层中，这与图8所示的不同。根据示例性实施 例，第一导电阻挡层141a和第二导电阻挡层144可以是单独且不同的 元件。
[0137]
例如，第一导电阻挡层141a和第二导电阻挡层144可以包括不 同的材料。例如，第一导电阻挡层141a可以包括钛(ti)、氮化钛(tin)、 钛(ti)和氮化钛(tin)的双层、铷(ru)、镍(ni)、钴(c0)、铪 (hf)、铌(nb)、锆(zr)、钒(v)、氮化钨(wn)、氮化钽(tan) 和硅化铜(cusi)中的任一种，而第二导电阻挡层144的材料可以包 括选自以上关于第一导电阻挡层141a描述的且与第一导电阻挡层141a的材料不同的材料。
[0138]
作为另一示例，第一导电阻挡层141a和第二导电阻挡层144可 以包括彼此相同的材料，然而，它们中的每个都可以具有多层结构。 例如，第一导电阻挡层141a和第二导电阻挡层144中的每一个可以具 有钛(ti)和氮化钛(tin)的双层结构。
[0139]
根据示例性实施例，第一导电阻挡层141a可以覆盖第一导电层 142的上表面和下表面。根据示例性实施例，第二导电阻挡层144可 以覆盖第一导电层142的侧表面和第二导电层143的上表面、侧表面 和下表面。这里，第一导电层142的上表面和下表面以及第二导电层 143的上表面和下表面可以分别基本垂直于z方向，并且第一导电层 142的侧表面和第二导电层143的侧表面可以分别基本平行于z方向。
[0140]
根据示例性实施例，第二导电阻挡层144的一部分144v可以覆 盖第一导电层142的侧表面和第二导电层143的侧表面。根据示例性 实施例，第二导电阻挡层144的一部分144v可以分别与第一导电层 142的侧表面和第二导电层143的侧表面接触。根据示例性实施例， 第一导电层142和第二导电层143可以彼此分离，第二导电阻挡层144 的一部分144v设置在它们之间。
[0141]
参考图9b，栅电极140b可以包括导电阻挡层141、第一导电层 142、第二导电层143和绝缘阻挡层145。
[0142]
因为导电阻挡层141、第一导电层142和第二导电层143的结构、 功能和组成类似于参照图8描述的结构、功能和组成，将省略其冗余 描述。
[0143]
根据示例性实施例，绝缘阻挡层145可以包括金属氧化物。在本 实施例中，第二导电层143可以包括铝以及铝和铜的合金中的任一种。 绝缘阻挡层145可以在退火工艺期间，通过第三上绝缘层165和第二 导电层143之间的反应形成，但是这样的实施例不限于此。绝缘阻挡 层145可以通过第三上绝缘层165和第二导电层143之间的反应形成， 而无需单独的退火工艺。
[0144]
绝缘阻挡层145可以包括例如氧化铝。当第二导电层143包括铝 时，第二导电层143的靠近第三上绝缘层165的部分可以被氧化以形 成绝缘阻挡层145。
[0145]
绝缘阻挡层145可以布置在第三上绝缘层165中位于绝缘层130 之间的部分与第
二导电层143之间。绝缘阻挡层145可以与第三上绝 缘层165中分别布置在绝缘层130之间的部分和第二导电层143接触。 绝缘阻挡层145可以与绝缘层130分离。
[0146]
当第二导电层143包括铜和铝的合金时，包括在第二导电层143 中的铜可能由于铜的高扩散率而扩散到第三上绝缘层165中，从而可 能发生单元间干扰。
[0147]
当与氧化物层接触的铜和铝的合金被退火时，铝可能与氧化物层 反应同时被推到合金和氧化物层的界面附近。通过上述原理，即使当 第二导电层143包括铜和铝的合金时，也可以设置包括氧化铝的绝缘 阻挡层145。
[0148]
根据示例性实施例，绝缘阻挡层145可以防止包括在第二导电层 143中的导电材料扩散到第三上绝缘层165中。根据实验例，已确认 即使在铜和铝的合金具有相对高的铜质量比(例如，9∶1的质量比) 时，也可以形成绝缘阻挡层145。由于铜具有比铝高的电阻率和低的 电阻率，因此通过提供具有高铜质量比的第二导电层143并通过退火 形成绝缘阻挡层145，可以提供具有改善的操作速度和可靠性的半导 体器件100(见图5)。
[0149]
参考图9c，栅电极140c可以包括导电阻挡层141c、第一导电层 142c和第二导电层143c。
[0150]
因为导电阻挡层141c、第一导电层142c和第二导电层143c的功 能和组成类似于参照图8描述的导电阻挡层141、第一导电层142和 第二导电层143的功能和组成，将省略对其冗余描述。
[0151]
第一导电层142c的侧表面可以具有凹形形状。根据示例性实施 例，第一导电层142c的侧表面的凹形形状可以是通过湿法蚀刻形成的 蚀刻轮廓。
[0152]
导电阻挡层141c可以具有共形厚度。因此，第一导电层142c的 侧表面的形状可以被转移到导电阻挡层141cv中布置在第一导电层 142c和第二导电层143c之间的部分上。
[0153]
第二导电层143c的面对第一导电层142c的表面可以具有与第一 导电层142c的侧表面互补的形状。因此，第二导电层143c的面对第 一导电层142c的表面可以是凸表面。第二导电层143c的面对第三上 绝缘层165的表面可以是凹表面。
[0154]
根据示例性实施例，导电阻挡层141c和第二导电层143c的面对 第三上绝缘层165的各个表面可以构成连续凹陷的凹表面，但实施例 不限于此。
[0155]
图10是根据示例性实施例的半导体器件100
′
的截面图，并且示 出了对应于图6的部分。
[0156]
图11是图10的部分por10的局部放大截面图。
[0157]
参考图10和图11，半导体器件100
′
可以包括第一半导体器件层 l1和第二半导体器件层l2
′
，第一半导体器件层l1包括外围电路， 第二半导体器件层l2
′
包括分别操作为存储器单元串cstr(见图1) 的多个沟道结构150。
[0158]
因为第一半导体器件层l1与参照图5至图8描述的基本相同， 将省略对其冗余描述。
[0159]
第二半导体器件层l2
′
可以包括公共源极线csl、第一半导体层 121、第二半导体层122、第三半导体层123、多个绝缘层130、多个 栅电极140
′
、第一上绝缘层161、第二上绝缘层163、第三上绝缘层 165、第一接触部171、第二接触部173以及位线180。
[0160]
因为公共源极线csl、第一半导体层121、第二半导体层122、 第三半导体层123、多个绝缘层130、第一上绝缘层161、第二上绝缘 层163、第三上绝缘层165，第一接触部171、第
二接触部173以及位 线180与参考图5至图8所描述的基本相同，将省略对其冗余描述。
[0161]
根据一些示例性实施例，多个栅电极140
′
可以对应于图1所示的 晶体管的栅电极。更具体地，两个最下面的栅电极140
′
(ge)可以对 应于图1的下晶体管lt1和lt2的栅电极，两个最上面的栅电极140
′ꢀ
(se)可以对应于图1的上晶体管ut1和ut2的栅电极，布置在其 间的栅电极140
′
(we)可以对应于图1的多个存储器单元晶体管mct 的栅电极。
[0162]
多个栅电极140
′
可以按与参考图5和图6描述的类似的方式构成 栅极堆叠gs
′
，并且栅极堆叠gs
′
可以被字线切割部wlc水平地(例 如，在y方向上)分离。
[0163]
多个栅电极140
′
中的每一个可以包括导电阻挡层141
′
、第一导电 层142
′
和第二导电层143
′
_1、143
′
_2、143
′
_3、143
′
_4、143
′
_5、143
′
_6、 143
′
_7、...、143
′
_n-3、143
′
_n-2、143
′
_n-1和143
′
_n。
[0164]
根据示例性实施例，第二导电层143
′
_1至143
′
_n可以分别具有y 方向长度143y
′
_1、143y
′
_2、143y
′
_3、143y
′
_4、143y
′
_5、143y
′
_6、 143y
′
_7、
…
、143y
′
_n-3、143y
′
_n-2、143y
′
_n-1和143y
′
_n，它们彼 此不同。根据示例性实施例，第二导电层143
′
_1至143
′
_n的y方向 长度143y
′
_1至143y
′
_n中的每一个可以大于布置在第二导电层 143
′
_1至143
′
_n中的当前层之上的层的y方向长度143y
′
_1、143y
′
_2、 143y
′
_3、143y
′
_4，143y
′
_5，143y
′
_6，143y
′
_7，143y
′
_n-3，143y
′
_n-2， 143y
′
_n-1，或143y
′
_n。
[0165]
例如，第二导电层143
′
_1的y方向长度143y
′
_1可以大于第二导 电层143
′
_2的y方向长度143y
′
_2，并且第二导电层143
′
_2的y方向 长度143y
′
_2可以大于第二导电层143
′
_3的y方向长度143y
′
_3。
[0166]
根据示例性实施例，可以在用于第一导电层142
′
的节点分离工艺 中调整蚀刻配方，使得布置在下方的更多第一导电层142
′
可以被蚀刻。 因此，可以增加布置在下方的第二导电层143
′
的面积，并且可以减小 每个下栅电极140
′
的等效电阻，从而可以改善半导体器件100
′
的响应 速度。
[0167]
图12是根据示例性实施例的制造半导体器件的方法的流程图。
[0168]
图13至图22是根据示例性实施例的制造半导体器件的方法的截 面图。
[0169]
更具体地，图13至图18、图19a、图20a、图21a和图22是对 应于图6的部分的截面图。图19b是图19a的部分por19的放大截 面图，图20b是图20a的部分por20的放大截面图，并且图21b是 图21a的部分por21的放大截面图。
[0170]
参考图13至图14，可以在p110中设置多个绝缘层130和多个牺 牲层135。
[0171]
在设置多个绝缘层130和多个牺牲层135之前，设置图1的第一 半导体层l1可以包括：在衬底101上形成器件分离层102；在衬底 101上使用光刻胶图案执行第一离子注入工艺，以便在衬底101上顺 序地(或以相反的顺序)形成p阱区和n阱区；形成外围晶体管105； 图案化导电材料；以及设置绝缘材料，从而形成包括导电通孔111和 导电图案115的外围电路布线以及形成覆盖外围电路布线的下绝缘层 110。
[0172]
公共源极线csl和第一半导体层121可以设置在下绝缘层110 上。公共源极线csl和第一半导体层121可以通过使用化学气相沉积 工艺、原子层沉积工艺、物理气相沉积工艺等形成。
[0173]
可以在第一半导体层121上设置下牺牲层124，并且可以将其一 部分图案化并去除，然后，可以在其上共形地设置第三半导体层123。 因此，下牺牲层124可以包括暴露第一
半导体层121的上表面的开口 124op。第三半导体层123可以通过开口124op与第一半导体层121 接触。第一半导体层121和第三半导体层123可以包括掺杂的硅。
[0174]
根据一些示例性实施例，下牺牲层124可以包括绝缘材料。根据 一些示例性实施例，下牺牲层124可以包括氧化硅、氮化硅和氮氧化 硅中的任一种。根据一些示例性实施例，下牺牲层124可以相对于多 个绝缘层130具有高蚀刻选择性。
[0175]
随后，多个牺牲层135和多个绝缘层130可以交替堆叠在第三半 导体层123上。根据一些示例性实施例，多个绝缘层130和多个牺牲 层135可以包括不同的材料。根据一些示例性实施例，多个绝缘层130 和多个牺牲层135可以相对于彼此具有高蚀刻选择性。例如，当多个 牺牲层135包括氧化硅时，多个绝缘层130可以包括氮化硅。作为另 一示例，当多个牺牲层135包括氮化硅时，多个绝缘层130可以包括 氧化硅。作为另一示例，当多个牺牲层135包括未掺杂的多晶硅时， 多个绝缘层130可以包括氮化硅或氧化硅。第一上绝缘层161可以设 置在最上面的牺牲层135上。
[0176]
随后，参考图12和图14，多个沟道结构150可以形成在p120 中。
[0177]
为了形成多个沟道结构150，可以在第一上绝缘层161上提供光 刻胶材料层，然后可以依次执行曝光、显影和蚀刻工艺以形成穿过第 一上绝缘层161、多个绝缘层130、多个牺牲层135、第三半导体层123 和下牺牲层124的多个沟道孔chh。
[0178]
随后，可以顺序且共形地设置各自填充沟道孔chh的至少一部 分的栅极绝缘材料层、沟道材料层和掩埋绝缘层。根据一些示例性实 施例，栅极绝缘材料层可以包括顺序设置的电荷阻挡材料层、电荷存 储材料层和隧道绝缘材料层。随后，可以执行回蚀工艺，使得第一上 绝缘层161的上表面被暴露。随后，可以进一步去除沟道孔chh中 的掩埋绝缘材料层的上部，然后，可以沉积与沟道材料层相同的材料， 从而可以覆盖掩埋绝缘层151的上部。每个沟道层153的上部可以设 置用于接触第一接触部171的焊盘(见图6)。因此，可以形成包括栅 极绝缘层155、沟道层153和掩埋绝缘层151的沟道结构150。
[0179]
随后，可以形成串选择线切割部sslc。根据一些示例性实施例， 串选择线切割部sslc可以通过蚀刻两个位于距第三半导体层123最 远处以彼此水平分离的牺牲层135来形成。
[0180]
参考图12和图15，可以在p130中形成字线切割部wlc。根据 一些示例性实施例，形成字线切割部wlc可以包括：在顺序地设置 覆盖沟道结构150的上表面和第一上绝缘层161的上表面的第二上绝 缘层163和硬掩模图案之后，通过使用硬掩模图案作为蚀刻掩模，蚀 刻第一上绝缘层161、第二上绝缘层163、多个牺牲层135和多个绝缘 层130。
[0181]
在形成字线切割部wlc之后，可以去除硬掩模图案。根据一些 示例性实施例，字线切割部wlc可以在z方向上具有锥形形状。字 线切割部wlc可以具有沿z方向向下(即，朝向衬底101)变窄的水 平宽度(例如，y方向宽度)。根据一些示例性实施例，字线切割部 wlc的x方向长度可以大于多个牺牲层135中的每一个的x方向长 度。因此，字线切割部wlc可以将多个牺牲层135彼此水平分离。
[0182]
随后，参考图15和16，可以去除下牺牲层124。
[0183]
根据一些示例性实施例，可以通过在字线切割部wlc上设置字 线切割衬垫材料层，然后去除字线切割衬垫材料层的下部来形成字线 切割衬垫。字线切割衬垫可以是相对于下牺牲层124具有高蚀刻选择 性的材料。多个牺牲层135可以被字线切割衬垫覆盖，然而
可以被蚀刻得比布置在上部上的第一导电层142多。
[0194]
随后，参考图12、图20a和图20b，可以在p160中设置第二导 电材料层143m。
[0195]
设置第二导电材料层143m可以包括：共形地形成第二导电阻挡 材料，然后设置第二导电材料层143m。第二导电材料层143m可以 包括关于第二导电层143(见图8)示例的材料。第二导电阻挡材料可 以是关于导电阻挡层141(见图8)示例的材料中的任一种。
[0196]
因此，可以设置覆盖第一导电层142的侧表面以及第二导电层143 的侧表面、上表面和下表面的导电阻挡材料层141m2，并且第二导电 材料层143m可以填充绝缘层130之间的第一导电材料层142m(见 图18)从其上去除的空间。
[0197]
在本实施例中，p140中设置的第一导电阻挡材料和p160中设置 的第二导电阻挡材料被示为相同并且彼此集成，但这些实施例不限于 此。
[0198]
例如，第一导电阻挡材料和第二导电阻挡材料可以彼此不同，并 且在这种情况下，第一导电阻挡层141a和第二导电阻挡层144可以形 成为如图9a所示。
[0199]
此外，第一导电阻挡材料和第二导电阻挡材料可以彼此相同，然 而，它们可以具有诸如ti/tin的多层结构。在这种情况下，第一导电 阻挡层141a和第二导电阻挡层144可以形成为如图9a所示。
[0200]
在设置第二导电材料层143m之后，可以执行用于去除气态副产 物的退火工艺。
[0201]
随后，参考图12和图20a至图21b，第二导电材料层143m可 以在p170中被各向同性地蚀刻。
[0202]
第二导电材料层143m的各向同性蚀刻可以通过与p150中的第 一导电材料层142m(见图18)的各向同性蚀刻中使用的蚀刻剂不同 的蚀刻剂来执行，但是这样的实施例不限于此。第二导电材料层143m 的各向同性蚀刻可以通过与p150中的第一导电材料层142m(见图18) 的各向同性蚀刻中使用的蚀刻剂相同的蚀刻剂来执行。
[0203]
可以通过第二导电材料层143m的各向同性蚀刻来形成在z方向 上彼此分离的多个第二导电层143。也就是说，第二导电材料层143m 的各向同性蚀刻可以是节点分离工艺。在对第二导电材料层143m进 行各向同性蚀刻的同时，可以部分地蚀刻导电阻挡材料层141m2，以 形成彼此分离的多个导电阻挡层141。
[0204]
第二导电材料层143m的各向同性蚀刻可以包括：通过湿法蚀刻 去除第二导电材料层143m在字线切割部wlc中的部分，和去除第 二导电材料层143m与字线切割部wlc相邻的部分。
[0205]
随后，参考图22，可以设置第三上绝缘层165。
[0206]
第三上绝缘层165可以填充字线切割部wlc并覆盖第二上绝缘 层163的上表面。由第三上绝缘层165水平分离的同一层级的多个栅 电极140可以彼此绝缘。
[0207]
根据示例性实施例，在设置第三上绝缘层165之后，可以执行用 于使第三上绝缘层165和第二导电层143反应的退火工艺。退火工艺 可以是例如在约500℃的温度下执行的热处理工艺。如图9b所示的绝 缘阻挡层145可以通过退火工艺形成。在另一示例中，在设置第三上 绝缘层165之后，可以执行用于增加第三上绝缘层165的强度的退火 工艺，在这种情况下，可以在没有单独的附加退火工艺的情况下形成 图9b的绝缘阻挡层145。用于增加第三上绝缘层165的强度的退火工 艺可以是例如在约700℃的温度下执行的热处理工艺。
[0208]
随后，参考图6，可以设置第一接触部171和第二接触部173。 在形成用于形成第一
接触部171和第二接触部173的孔并设置导电材 料来填充该孔之后，可以通过诸如金属化学机械抛光(cmp)的工艺 水平地分离该孔来设置第一接触部171和第二接触部173。在形成第 一接触部171和第二接触部173之后，可以附加地执行特定布线工艺 以形成位线180。
[0209]
因此，可以提供参照图5至图8描述的半导体器件。
[0210]
尽管已经参照本发明构思的实施例具体示出并描述了本发明构 思，但是将会理解，在不脱离所附权利要求书的精神和范围的情况下， 可以在其中进行形式和细节上的各种变化和修改。