专利名称：电荷耦合器件的制作方法
技术领域：
本发明是有关由串行寄存器和并行段组成的电荷耦合器件，例如电荷耦合器件适用于作成串-并-串(SPS)存储器件。
我们知道，电荷耦合器件有一个串行寄存器和并行段。串行寄存器有电荷存储电极和电荷传输电极，电荷存储电极用来确定电荷存储阱，电荷传输电极用来传输电荷存储阱之间的电荷。并行段有串行寄存器横向延伸的沟道和沿沟道方向上彼此隔开的电荷存储电极。每个横跨沟道延伸的电荷存储电极，与每一个沟道一起去确定各自的电荷存储阱，形成横跨沟道延伸的各自一行电荷存储阱。并行段还有电荷传输电极，用来传输电荷存储阱相邻行间的电荷。传输门用来传输串行寄存器和由沟道以及并行段的第一电荷存储电极确定的电荷存储电极相邻行间的电荷。这样的电荷耦合器件可以构成串-并-串(SPS)电荷耦合器件的一部分，其中多个串行寄存器可以作成，一个作输入串行寄存器，另一个作器件的输出串行寄存器。这样的SPS电荷耦合器件，适合用作存储器，其中的并行段沟道，形成存储矩阵，用以存储模拟或数字信息，该信息经串行输入寄存器输入，由串行输出寄存器读出。上述类型的电荷耦合器件的另一种型式是构成图像传感器，其中存储在并行段的电荷与所接收的二维辐射图形信号一致。
GB-B-2110874描述了这样的一种电荷耦合器件，它可以组成SPS存储器件。如GB-B-2110874所述，电荷存储和电荷传输电极的两层导电图案被作成在半导绝缘层上，其下的半导体表面区有沟道和电荷阱。上层作电荷传输电极，当然是与下层的电荷存储电极由绝缘材料绝缘。如在GB-B-2110874中所述，两层导电图案是由淀积掺杂多晶硅的第一层和第二层，经刻图形成的。虽然可以使用其他导电材料，如金属铝，但使用多晶硅的好处，可使绝缘层更薄一些。
按照本发明，这里的电荷耦合器件是由串行寄存器、并行段、传输门组成的。串行寄存器有电荷存储电极和电荷传输电极，电荷存储电极用来确定电荷存储阱，电荷传输电极用来传输电荷存储阱之间的电荷。并行段有串行寄存器横向延伸的很多沟道，以及有沿沟道方向彼此隔开的多个电荷存储电极，每个横跨沟道延伸的存储电极，与每个沟道一起，确定各自的电荷存储阱，以形成横跨沟道延伸的各自一行电荷存储阱。电荷传输电极用来传输电荷存储阱相邻行之间的电荷。传输门用来传输串行寄存器和由沟道确定的电荷存储阱相邻行之间，以及并行段电荷存储电极的电荷。并行段的第一电荷存储电极的特点在于要作成，至少大于每个沟道，第一电荷存储电极要比后面的并行段的电荷存储电极宽一些。
显然，并行段的电荷传输和电荷存储电极采用的是按沟道计量的尺寸。
串行寄存器的电荷存储电极(也可能是电荷传输电极)与传输门相重叠，造成加到串行电荷存储电极(也可能是电荷传输电极)和传输门的时钟信号之间产生串扰，因为本发明实施例中的电荷耦合器件的并行段的第一电荷存储电极，比后面的电荷存储电极宽。第一电荷存储电极下面的电荷，无意地传输到串行寄存器的可能性，这样的串扰有可能被减少或降低。
第一电荷存储电极增加宽度，有希望减小串扰对电荷传输的影响，而不致过份地影响通过存储器的传输电荷的总速率。第一电荷存储电极可以是，例如，是后面电荷存储电极宽度的近似于1.5倍。
电荷耦合器件可以包括有交变电荷存储和传输电极的别的串行寄存器，这些别的串行寄存器，由并行段与串行寄存器分隔开，而且另外的传输门用来传输另外的串行寄存和由沟道确定的电荷存储阱相邻行以及并行段的电荷存储电极第二行之间的电荷。这样，这些串行寄存器可以包括一个输入串行寄存器、另外的串行寄存器和一个输出串行寄存器，因而第一传输门形成输入传输门，使电荷从输入串行寄存器，输入到并行段，而第二传输门形成输出传输门，使电荷从并行段输出，电荷存储电极的第二个门因而就形成并行段的最后一个电荷存储电极。该器件可以是SPS存储器或图像传感器的组成部份。
第二电荷存储电极可以作成那种形状，至少大于每条沟道，第二电荷存储电极比并行段前面的电荷存储电极(除第一电荷存储电极外)宽些。这样，就使得电荷传输与多个串行寄存器的存储电极之间的串扰，和第二传输门引起第二电荷存储电极下的电荷阱和多个串行寄存器之间的偶然地和不理想的电荷传输的可能性减小，或至少是降低了。而不致过份地延迟电荷包通过器件的传输。第一电荷存储电极可以是相同的宽度。
常见的SPS存储器件，输入和输出串行寄存器的交变电荷存储电极下面的电荷阱是空的。这样可以避免或降低电荷包混杂或搅合在一起的可能性。这样，当只有输入或输出串行寄存器的一半电荷阱，一旦接受电荷，那儿的并行段里的一行电荷阱中的每个电荷阱，可能同时被占据。如US-A-3967254中所述，作为交错的公知技术是用于从输入寄存器，传输到并行段，而作为去交错的已知技术是用在从并行段传输到输出寄存器。因此，为了向SPS存储器件，输入一行信息，第一辅助行信息第一个被写入串行输入寄存器，然后传输到第一电荷存储电极下面的电荷阱，这样就占据第一行的交变电荷存储阱，通过加一适当时钟信号给传输门，然后第二辅助行信息被写入串行寄存器，由于传输门封锁串行寄存器和并行段之间的传输，而最后，当第二辅助行信息已经被写入输入寄存器中，通过加适当的时钟信号给传输门，它才被传输到第一行的其余的电荷阱，以至与第一辅助行信息交错，形成在并行段内的信息交错行。
从上述可以看出，本发明实施例的电荷耦合器件，具有特殊的优点，在那些使用交错技术用于第一电荷存储电极的地方，用以阻止或至少是抑制串扰。在第二辅助行信息写入输入串行寄存器期间的串扰，会造成把准备传输的第一辅助行信息，反传输到输入串行寄存器。
为了使得一行信息，当它们输入到存储器件时，用同一命令可以被输出，因而去掉第一和第二辅助行信息的交错是必要的，如US-A-3967254所述，这可以由有两个交错对嵌的梳型电荷存储电极组成的输出级来完成。
本发明实施例的电荷耦合器件，第二电荷存储电极可以是固定宽度的，并且可以设置，例如在GB-B-2110874中所述的缓冲器，放在去交错输出级和输出串行寄存器之间。换句话说，第二电荷存储电极可以构成输出级的一部份，它还是另外的电荷存储电极。第二电荷存储电极有第一行齿，而所说的另一个电荷存储电极有第二行齿与第一行交错对嵌，第一行齿的每个齿与各自的交变沟道的第一辅助组的每个齿重迭，而且第二行齿的每个齿与各自的沟道的第二辅助组的每个齿重迭，横跨沟道延伸的第一电荷传输电极，把电荷从第二行齿下面的电荷存储阱中传输到由第二电荷存储电极和第一辅助沟道组所确定的电荷阱，而第二电荷传输电极，用来把电荷从由第一辅助沟道组和所说的另一个电荷存储电极所确定的电荷阱，传输到第一行齿下面的电荷阱。
这样，第二电荷存储电极可以完成两种功能，首先作为去交错输出级的一部份，第二是避免或阻止在串行输出寄存器电荷传输和存储电极之间的串扰，以及传输门引起不希望有的从去交错输出级，把电荷传输到输出串行寄存器中。
电荷存储和传输电极，可以是两层导电图案，如掺杂多晶硅形成，如上所述，它能使用绝缘薄层。这些电极或传输门同样可以由多晶硅条构成。正如我们所知，掺杂多晶硅的电阻率大大高于铝的电阻率(约100倍)，因此使用多晶硅传输门还有好处，有进一步减少串扰的可能性。因此，本发明实施例的电荷耦合器件，把有并行段的第一(也有可能第二或最后)电荷存储电极作成大于每个沟道的宽度，在使用多晶硅电极的地方，尤其是传输门，那是大有好处的。
一个或者各自导电条可以覆盖第一和/或第二传输门，而且绝缘层可以把这些或每个导电条与下面的传输门隔开，各导电层在电气上接到下面的传输门，与并行段和串行寄存器隔开。
使用这样的一种附加导电条有适当电阻材料，例如掺杂多晶硅作成传输门的地方可能是特别有好处的。因为它可以减少沿传输门的传输延迟时间，于是又减少引起不希望有的传输电荷的串扰的可能性。
现就本发明实施例，参照附图举例加以说明，其中
图1是本发明实施例的电荷耦合器件的局部平面剖视图。
图2是图1电荷耦合器件沿Ⅱ-Ⅱ线的剖面图。
图3是图1沿Ⅲ-Ⅲ线的剖面图。
图4是图1沿Ⅳ-Ⅳ线的剖嫱肌 图5是图1沿Ⅴ-Ⅴ线的剖面图。
图6是本发明实施例串-并-串(SPS)存储器件部份的布局草图。
参照图，首先必须注意，这些图是示意性的，不是按比例画的，尤其在尺寸上，象厚度可能夸大了，而其他尺寸，为图清晰起见，又可能被缩小了。
图6原理性地表明了串-并-串(SPS)存储单元的布局，它可以是形成大存储器件的一部份，如有32个这样的SPS存储单元。
如图6所示，SPS存储器件的SPS存储单元包括串行输入寄存器A，串行输出寄存器B以及输入和输出寄存器A和B之间的并行段C，它实际上形成存储矩阵。图1更详细地表示出了一存储单元的部份电荷耦合器件的结构。
参照图1和6，串行输入寄存器A，由输入端9(图6)和交变电荷存储和电荷传输电极3a和3b组成(为清晰起见，所有的传输电极在图6中都被省略)。
移送到串行输入寄存器A中的电荷包是由时钟线上的时钟信号控制的，如在图1所示的配置，有两相输入串行寄存器A，有两条时钟线φA1和φA2。输出串行寄存器B同样地由交变电荷存储和电荷传输电极4a和4b组成，还带有两条时钟线φA1和φB2的两相装置，用来控制穿过输出串行寄存器的电荷包到输出端10的移动。
正如现有技术所知且在GB-B-2110874中所述，与电荷传输和存储电极有关联的两相系统是被连到同一控制时钟线(见图1)并且必需为电荷传输电极下面提供常见方式的不对称的势垒，以确保以所要求的方向传输电荷。并行段C由多个沟道1组成，它们彼此平行延伸并横跨(表示为垂直)控制着串行寄存器A和B，这些沟道1只不过由沟道截止区2隔开。或如下所述，由场氧化条下面的带有沟道截止区的场氧化条隔开。尽管在图6中仅仅表示出6条沟道1，应该知道，通常这里会有很多这样的沟道，例如，在一个SPS存储单元中，会有100条这样的沟道。
器件上并行段C横向延伸的许多电荷存储电极，可能在数百条量级，因此，每个电荷存储电极与各自下面的沟道1确定一电荷存储阱，因而电荷存储阱的各行，按沟道1的横向配置，且沿沟道1的方向彼此隔开。电荷传输电极同样地延伸跨过沟道，把各自的传输着的电荷包从相关的电荷存储电极下面的一行电荷存储阱中，传送到下一个电荷存储电极下面的电荷存储阱。
图6只不过原理性地说明4个电荷存储电极11a，12a，13a，14a(毗连的电荷传输电极在图6中未示出)，而图1表明了电荷存储电极11a，12a和Na以及电荷传输电极12b，13b和Nb。
如上所述，电荷存储电极11a，12b，…Na由下面的沟道1确定电荷存储阱，每个阱提供存储单元的一个存储格点，而存储点以正交矩阵排列。
把存储在阱中的电荷包传输到下一个阱中，是由加到电荷存储和电荷传输电极的时钟线控制的，尽管时钟线用来提供信号，以控制电荷包的移动，从一行到一行地通过并行段可以是两相、三相或四相系统更可取。并行段C被控制成多相或脉动式，由于并行段的每第十个的电荷存储电极和每第十个的电荷传输电极被连到同一时钟线，因此如在美国专利说明书第2105111B号中所描述的那样，每组中，十个连续存储格点中有九位是满信息的，而第十格点保持空格点。通过从底到顶，转移空位(图1和6)信息可以一步一步的从顶移到底，这种操作方式的优点是信息密度高，它在并行段可达到每十位中仅仅出现一个空格点。
此外，相毗连的电荷存储和传输电极由同一个时钟线控制，且具有必要的不对称势垒在电荷传输电极下面，如图1所示的配置，第一个，即输入电荷传输门T1和并行段的第一电荷存储电极11a与时钟线φT1相连，φT1正是脉动时钟系统的组成部份，但它提供时钟信号，把信息从输入串行寄存器A传输到并行段C。后面的电荷存储电极12a、13a、…Na和毗连的电荷传输电极12b、13b、…Nb被连到脉动时钟系统的时钟线φ12、…φn。
第二个，即输出传输门T2，同样地用来把电荷包从并行段C传输到串行输出寄存器B。
如图1和6所示的配置，各自沟道1与串行输入寄存器A和串行输出寄存器B的电荷存储电极3a、4a相连，使得电荷包从串行输入寄存器A的每个电荷存储电极3a下面，传输到并行段C，沿着毗连的沟道1传输，并传输到串行输出寄存器B的毗连电荷存储电极4a下面的电荷阱，准备从存储单元或电荷耦合器件输出。这样的配置能够达到最大的信息密度。然而，串行寄存器A和B的相邻的电荷存储电极3a下面的电荷存储阱，同时被填满是不可能的，而是满格点需用空格点去交换。
因此，当信息输入到串行输入寄存器A，第一辅助行信息，在加到时钟线φA1和φA2的时钟脉冲控制下，电荷包被移入串行寄存器A，因此只有交变电荷存储电极3′a下面的电荷存储阱被填满，这些电荷包与加时钟脉冲给第一传输门T1的时钟线φT1的同时，全部送到第一电荷存储电极11a下面各自的电荷存储阱中。
当电荷包仅仅出现在输入串行寄存器A的交变电荷存储阱中时，只有第一电荷存储电极11a下面的第一行电荷存储阱的交变沟道1a的电荷存储阱是满的，这个交变沟道1a形成沟道的第一辅助组。
由于第一辅助行信息存储在沟道1a的第一辅助组的电荷阱中，被存储的第二辅助行信息被移动，在加到时钟线φA1和φA2的时钟脉冲控制下，电荷包进入串行寄存器A的其余电荷存储电极3″a下面的电荷存储阱。当在3″a下的第二辅助行信息已经存储时，由于给第一传输门T1的时钟线φT1加适当的时钟信号，它们就从电极3″a下的电荷阱传输到并行段C，再到其余的，即由沟道的第二辅助组1b与第一电荷存储电极11a重迭所确定的电荷存储阱。这两行辅助信息构成的电荷包，就这样交错地确定并行段内的信息行，然后平行传输，通过并行段C，如下所述加到串行输入寄存器的电荷存储电极3a的时钟线φA1和φA2的信号(如果与所示的配置相反，也可能是电荷传输电极的，电荷传输电极3b与传输门T1重迭)和加到时钟线φT1的信号之间可能有串扰。串扰可能造成从并行段C不适当地传输电荷包。因此，在如图所示的配置中，例如，当第一辅助行信息被传输到第一电荷存储电极11a下面的电荷存储阱时，加到时钟线φA1和φA2的时钟信号之间的串扰，控制第二辅助行信息输入移入串行输入寄存器A，而加到第一传输门T1的时钟线φT1的时钟信号，可能造成已经存储在第一电荷存储电极11a下的电荷包，返回到串行输入寄存器A。这当然不是所希望的，为了避免或减少电荷包在串行输入寄存器A和第一电荷存储电极11a之间，因这样的串扰引起偶然传输的可能性，第一电荷存储电极11a作成的形状，使得至少大于每一个沟道1的整个宽度，比并行段C的控制部份的脉动时钟的后面的电荷存储电极12a、13a、…Na要宽些。这就使得存储在相当宽的第一电荷存储电极11a下的电荷存储阱中的电荷包，返回到串行输入寄存器A，变得很困难。因为对给定大小的电荷包来说，对较宽的阱的被填满能级要比由后面的电荷存储电极12a，13a，…Na所确定的阱低，因此需要较高的电压噪音信号，才能造成电荷被偶然地从较宽的阱出来，返回到输入串行寄存器。如图1所示，第一电荷存储电极11a的宽度是均匀的，虽然它确实仅仅需要第一电荷存储电极11a比后面的并行段的电荷存储电极宽，大于沟道1，而不大于场氧化条34a。如果第一电荷存储电极11a仅仅比并行段的后面的电荷存储电极宽，大于沟道的宽度，那么第一电荷存储电极11a的各个较宽部份，应延伸超过第一电荷存储电极一个足够的长度，以便盖住毗连沟道1的整个宽度，且最好与连着的沟道1的场氧化条34a稍相重迭。
最好增加第一电荷存储电极11a的宽度，以减小电荷传输中的串扰影响，而不致过份地影响通过存储器传输电荷的总速率。例如，第一电荷存储电极的宽度可以是后面电荷存储电极12a、13a、…Na的1.5倍左右。
如上所述，串行输出寄存器B与串行输入寄存器A相似(由时钟线φB1和φB2的脉冲时钟信号控制)，因此，只有辅助信息行能从存储单元读出的同时，送入到输出串行寄存器B。当然，通常最好是信息按进入存储单元的次序，退出存储单元，于是，并行段C的脉动时钟控制部份，如图1和6所示，为实现辅助信息行的去交错存取的输出级20经由毗连的输出串行寄存器B后面的第二辅助行，使第一辅助行信息从存储单元送出。
如图1和6所示，输出级20包括有第一和第二齿状交错电极21、22和三个毗连的电荷传输电极24、25和26(图6中未表示出)。
电荷存储电极22构成并行段C的最后电荷存储电极，如所示，象第一电荷存储电极11a一样，最后的电荷存储电极22的宽度超过各沟道1的总宽，也比其余的电荷存储电极宽些。在本实施例中，就第一电荷存储电极11a来说，这种拓宽是由第一电荷存储电极11a按一个固定或均匀宽度来达到。然而，最后面的电荷存储电极22的宽度不是固定不变的，如图1所示，最后的电荷存储电极22包括一个横跨沟道1延伸的带或条状部份22a，第一行齿22b从带状部份的一侧伸出，所以，每个齿都重迭在沟道的第一辅助组1a的各自的一个沟道上，另一行齿22C从带状部份22a的另一侧伸出，并偏离第一行齿22b，所以，另一行齿22C的每个齿重迭在沟道1b第二辅助组各自的一个沟道上。
如所示，第一行齿22b比另一行齿22C稍微长一些。这是因为需要第一行齿22b去完成去交错存取，而设置另一行齿22C为的是使第二，即最后电荷存储电极22是较宽的，超过每个沟道。由于已陈述过的有关第一电荷存储电极11a的理由，其宽度比并行段的其他电荷存储电极的宽度要宽(除第1个外)。横跨另一行齿22C的电荷存储电极22的宽度，可以是由电荷存储电极12a、13a、…Na宽度的3倍。最后的电荷存储电极22的带状部份22a的宽度大致和电荷存储电极12a、13a、…Na的宽度一样。
图1中所示的替代配置由图6的图示加以说明。如图6所示，带状部份22a的宽度是均匀一致的，且没有行齿22C。带状部份22a的宽度可以是电荷存储电极12a、13a、…Na的1.5倍。
输出级的另一个电荷存储电极21包括一个带状部份21a和延伸出的第二行齿21b，以及电荷存储电极22的第一行齿22b，彼此交错对嵌，所以，第二行齿21b的每个齿都重迭在沟道1b的第二辅助组各自的一个沟道上。
从图1和6可以看出，齿22b、22c和21b这些行的每个齿都延伸过毗连在其下面的沟道1的整个宽度，并稍稍与沟道的场氧化条34a相重迭。
如图1所示，输出级的第一电荷传输电极24延伸过各沟道1，且与电荷存储电极Na部份重迭，也与电荷存储电极21的带状部份21a重迭。输出级20的第二传输电极25与第一行齿22b的齿端和电荷存储电极21的带状部份21a相重迭，而输出级20的第三电荷传输电极26，与第二行齿21b的齿端和电荷存储电极22的带状部份22a的局部相重迭。
第二，即输出传输门T2与行齿22c，以及用作串行输出寄存器向外传输电荷包的带状部份22a的中间部份相重迭。
在图1所示的电荷耦合器件的结构，将按图1至5详加描述。
图2至5很清楚地表明了器件有一个半导体衬底30，在本例中，是～P-型单晶硅半导体。半导体衬底至少有一表面层31，它的掺杂浓度相当低，受主浓度在1015到1016原子/厘米3之间，这一层覆盖着整个厚半导体衬底。但是，在另一个重要的实施例中，对于一个低电阻率的P-型衬底32，它也可以设置成具有较高的电阻率层，其厚度在5～10μm之间。低电阻率P-型衬底32的掺杂质浓度在1019～1020原子/厘米3。众所周知，这种半导体衬底的结构有一优点，即能够限制漏电流。在图2到5中，从衬底32到分开外延层31的虚线，指出了这种可能的结构。
在P-型层31中，限定了并行段C的沟道1a和1b以及串行输入和输出寄存器A和B的那些沟道。为此，半导体表面有一场氧化层图案34(图1中用虚线表示，图6中用阴影表示)，它覆盖了大部份表面，在沟道1a和1b以及串行寄存器A和B的区域内有一些窗口。隔开相邻沟道的场氧化层图案34a，尽管在图6中没有表示出来，但场氧化层在向场氧化图案34之外延伸，因而在图中所示部份以外也可能有窗口，在这些地方设有外围电路。场氧化层图案34，其厚度大约在0.2μm至0.7μm之间，在本实施例中，是通过硅片的局部氧化法形成。为了防止寄生沟道的形成，通过增加氧化图案34下的掺杂浓度，设置P-型沟道截止区35来达到(图2至5所示)。必需设置势垒以保证在两相系统中电荷流动的非对称性或定向性，在传输电极T1、3b、4b、12b、…Nb、24、25、26和T2的下面设置P-型离子注入区38。
例如，沟道1a、1b的宽度大约是2μm，而将沟道1a和1b相互隔开的场氧化层条34a的宽度大约是2μm。
在沟道1a和1b区，这些半导体表面用介电薄层覆盖着，例如，用厚度在0.02μm至0.08μm之间的氧化硅层36覆盖。
在介电层36上，通过淀积和刻成图案，在本实施例中，由形成的第一层掺杂多晶硅来制作电荷电极3a、4a、110、…Na、21和22。另外一介电材料薄层(又一氧化硅层实例)36a覆盖住由第一层多晶硅限定的电荷存储电极，随后淀积形成第二掺杂多晶硅层，刻图形成电荷传输电极3b、12b、…Nb、24、25、26、4b、传输门T1和T2。在电荷传输电极和传输门下的介电层36a的厚度大约是0.03μm。如图1所示，电荷传输电极稍稍与底下的电荷存储电极相重迭。而且构成并行段C的输出级20的电荷存储电极21和齿22，同样，重迭在场氧化层条34a上，以至覆盖沟道的整个宽度。
还有一层介电材料，例如在第二多晶硅层和导电材料上还设置一层氧化硅层36b，而淀积的导电材料，例如金属铝，用来提供必要的连接而作成导电线路。
第一和第二导电条40和41分别在第一和第二传输门T1与T2上延伸。这些导电条40和41分别与器件区外的传输门T1和T2相接(没有示出)，因为掺杂多晶硅电极的电阻相当高(与铝比较)，所以，设置导电条40和41也用来减小可能产生的延迟。这些导电条40和41可以用铝制作。
在图中虽然只表示出一个电荷耦合器件或存储单元，但完整的存储器件可以包括有32个这样的具有电荷存储和电荷传输电极，这些电极用在并行段C上遍布整个单元，因而在各单元上，能从一行到一行地同时传输信息。在这样的配置中，导电条40和41被连接到下面的传输门T1和T2，一旦连接到各单元之间，就能进一步减少可能的延迟时间。
在图1和6中所示的存储单元或电荷耦合器件结构1的操作情况，现在将加以简述。
如上所述，元件的数目(把电荷存储电极3a或4a和与之相关的电荷传输电极3b或4b看作一个元件)不是主要的，而可以是任何所需的个数，但实际应用上有一个上限，例如320个元件。例如，由存储单元组成一个影象存储的32并行存储块之一，而且，并行段的每一行可以有存储格点90个，组成存储信息行。存储块能存储信息的行数，由并行段的元件数确定(每一元件由电荷存储电极和与之相关的电荷传输电极构成)，这里并行段可能有320个元件(除输出级20外)。如上所述，并行段是多相或脉动型的电荷耦合器件，其中每第十个元件都由相同的电荷存储和电荷传输电极的时钟脉冲控制，且10行信息中有一行是空的，并行段(省去输出级20)可有320行信息(即320个元件)，所以，具有9×32×9个信息位的存储容量。
设想加到器件时钟线上的电压，在低压V1(0V)和高压V2(例如5V)之间变化，同时，衬底电压是Vs(例如-2.5V)。在已描述的装置中，将电荷包某一电荷存储电极下面的电荷阱传输到后面的电荷存储电极下面的电荷阱，当把低电压V1加到与这一电荷存储阱相连的时钟线，而高电压V2加到与后面的电荷存储阱相连的时钟线上时，便使电荷流过势垒，进入后面的电荷存储阱。当与后面的电荷阱相连的时钟线的电压又回到低电压V1时，其中的电荷就留下。
如上所述，通过加到时钟线φA1和φA2的电压，第一辅助行信息，按电荷包被传输到输入串行寄存器A，存于电荷存储电极3′a下面的电荷阱中。对传输门T1，施加高电压信号V2，如GB-B-2105111所述，将第一辅助行信息传输到由沟道1a和电荷存储电极11a所确定的电荷阱中。然后，第二辅助行信息，在时钟线φA1和φA2的信号控制下，移到输入串行寄存器，去占有电荷存储电极3″a下面的电荷阱。当将第二辅助行信息写进输入串行寄存器时，因传输门T1加上高电压信号V2，第二辅助行信息就被传输到由沟道1b和电荷存储11a所确定的的电荷阱中。第一和第二辅助行是交叉的。
通过脉动时钟系统(在GB-B-2105111中已详加描述)使交错行信息，移动通过并行段。
当交错行信息出现在电荷存储电极Na下面的电荷阱中，如GB-B-2110874所述，加到时钟线φ21的高电压信号V2被连接到电荷传输电极24和输出级的齿型电荷存储电极21时，高电压V2使得这行的电荷包被传输到齿型电荷存储电极21下面的电荷阱中。因而，电荷包交错地被存储在齿21b的下面和在齿21b之间，带21c的中间狭窄部位下面。在电荷传输电极25的时钟线φ25上和电荷存储电极22的时钟线φ22上施加适当的电压，存储在带21a和沟道1a所确定的阱中的电荷包便被传输到电荷存储电极22的齿22b下面的电荷阱中。电荷传输电极26的时钟线φ26维持低压V1，以防止传输沟道1b和电荷存储电极21共同确定的阱中的电荷包。因而，使第一和第二辅助行信息被分开。通过加适当的时钟信号到传输门T2，第一辅助行信息才能被传输到串行输出寄存器。当在时钟线φB1和φB2上的电压控制下，把第一辅助行信息传输到输出端10时，加适当的电压信号到时钟线φ26和φ22上，第二辅助行信息从齿11b下面的电荷阱，传输到由带22a和沟道1b所确定的电荷阱中。一旦第一辅助行信息已经输出到输出端，通过加时钟脉冲到第二个时钟线φT2或输出传输门T2，第二辅助行信息就可以传输到输出串行寄存器B，然后，在时钟线φB1和φB2上的时钟信号控制下，信息也被传送到输出端10。
如GB-B-2110874中所述，可在去交错输出级20和输出传输门T2之间设置一个缓冲器。有了这样的缓冲器，就可以省去齿22c，而所形成的缓冲器的电荷存储电极宽度超过每一沟道，其次比并行段控制脉动时钟部份的电荷存储电极宽。这样一个缓冲器电荷存储电极在其长度方向上，宽度可以是固定不变的。
同样地，任何其他去交错的适当方法都可以用于第一和第二辅助行信息，例如象US-A-3967254中所描述的。此外，没有必要在SPS存储单元上交错行信息，反而，可以通过保持空格点的并行段的具有交错沟道的存储单元，分别传送行信息。在这样的情况下，就不需要有去交错级，不过，根据上面所述的理由，并行段C的最后电荷存储电极仍然可以是宽的(至少大于每个沟道)。
虽然在上面所述的配置中，采用了表面沟道电荷耦合器件结构，但也可以采用埋置型的电荷耦合器件结构。此外，尽管上面所描述的配置只涉及到串-并-串行存储器，本发明可以用于类似的器件，例如，图像传感器。而且，只要对时钟信号电压作适当改变，本发明也适用于n-型导电的半导体衬底。同样，本发明还可适用于，与硅不同的半导体材料，只要对不同特性的半导体材料作适当的处置，制作电荷存储和电荷传输电极时，应使用导电材料或不同导电材料的复合层，而不是用掺杂多晶硅。
知道了现在由本文公开的技术之后，对本领域的技术人员来说，可作其他改进将是显然的。例如，各种改进中可能包含有别的特征，那些在设计电荷耦合器件已经知道的特征，而这些特征是可以用来替代或添加到本发明已经描述的特征中。虽然在本申请中，权利要求已阐述了这些特征的详细组合，但必须懂得，本申请公开的范围也包括任何新的特征，或任何在这里公开的特征的新组合，这些特征或是明显的，或是不明显的，或是一般的，或是多个特征的改进，但这些特征对本领域中的技术人员来说，应该是明显的，所以，无论在权利要求中是否涉及到相同的发明，有如本权利要求;是否如本发明所达到的那样，解决了任何或所有的技术问题。因此，申请人请公众注意，当本申请依法执行或从中取得任何进一步的申请时，新的权利要求可以系统地阐述这些特征和/或这些特征的组合。
权利要求
1.一种电荷耦合器件，包括有串行寄存器、平行段和传输门，串行寄存器有电荷存储电极，用来确定电荷存储阱，电荷传输电极用来在电荷存储阱之间传输电荷；并行段有串行寄存器横向延伸的沟道，有沿沟道方向彼此隔开的电荷存储电极，各电荷存储电极在沟道上横向延伸以确定每一沟道的各自电荷存储阱，由各沟道形成一相应的横向延伸于沟道的电荷存储阱的行，还有电荷传输电极，用来传输电荷阱相邻行间的电荷，电荷存储阱由沟道和并行段的第一电荷存储电极确定，其特征是，并行段的第一电荷存储电极的形状是这样的，至少盖过每个沟道，且第一电荷存储电极宽于并行段后面的电荷存储电极。
2.根据权利要求1所述的电荷耦合器件，其中还包括有另一种串行寄存器，它有交变电荷存储和电荷传输电极，并行段把这另一种串行寄存器与串行寄存器分开;而且还有另一种传输门，用来传输另一串行寄存器和电荷存储阱的相邻行间的电荷，所说的电荷阱由沟道和并行段的第二行电荷存储电极确定。
3.根据权利要求2所述的电荷耦合器件，其中串行寄存器包括有，输入串行寄存器，以及另一串行寄存器，还包括一个器件的输出串行寄存器。
4.根据权利要求3所述的电荷耦合器件，其中，第二电荷存储电极包括有另一个电荷存储电极的输出级部分;第一行齿的第二电荷存储电极和第二行齿与第一行交错相嵌的所说的另一种电荷存储电极，第一行齿的每一个齿与交变沟道第一辅助组各自的一个沟道相重迭，第二行齿的每一齿与沟道第二辅助组各自的一个沟道相重迭;第一电荷传输电极横跨沟道延伸，用来把电荷从第二行齿的下面的电荷存储阱中，传输到由第二电荷存储电极和沟道的第二辅助组所确定的电荷阱，第二电荷传输电极，用来把电荷从沟道的第一辅助组和所说的另一电荷存储电极所确定的电荷阱，传输到第一行齿下面的电荷阱。
5.根据权利要求2、3、或4所述的电荷耦合器件，其中第二电荷存储电极形状是这样的，至少每一沟道，第二电荷存储电极宽于并行段在前面的电荷存储电极。
6.根据前面任何一个权利要求所述的电荷耦合器件，其中第一电荷存储电极的宽度是均匀的。
7.根据前面任何一个权利要求所述的电荷耦合器件，其中传输门或每个传输门都包括有多晶硅条。
8.根据前面任何一个权利要求所述的电荷耦合器件，其中一个导电条或各自相应的导电条与第一和/或第二传输门相重迭。
9.根据权利要求8所述的电荷耦合器件，其中的绝缘层把导电条或每一导电条，与其下面的传输门隔开，这些或每一导电层在电气上被连接到传输门，而与器件的并行段和串行寄存器隔开。
10.一种电荷耦合器件包括有多个并行连接的存储单元，每个存储单元都包括了根据前面任何一个权利要求所述的电荷耦合器件。
全文摘要
电荷耦合器件有一串行寄存器和并行段。串行寄存器有电荷存储电极和电荷输电极，并行段的沟道横向延伸过串行寄存器。并行段的电荷存储电极沿着沟道方向彼此隔开，以得到电荷存储阱各自的行，电荷存储阱横向延伸于沟道，并行段还有用来在电荷存储阱相邻行之间传输电荷的电荷传输电极；有用来在串行寄存器和电荷存储阱相邻行之间，传输电荷的传输门，电荷存储阱由沟道和并行段的第一电荷存储电极至少在每一沟道(1a，1b)上，第一电荷存储电极(1a)的宽度要比后面的电荷存储电极(12a，…Na)的宽度宽。
文档编号H01L29/423GK1031156SQ8810669
公开日1989年2月15日 申请日期1988年7月7日 优先权日1987年7月10日
发明者阿里·斯洛 申请人:菲利浦光灯制造公司