专利名称：半导体器件的静电泄放结构的制作方法
技术领域：
本发明涉及一种半导体器件，尤其涉及一种半导体器件的静电泄放结构，这种半导体器件有一个P型槽阱，其中设有NMOS晶体管。
半导体器件一般都包括一个保护电路，即一个静电泄放(ESD)电路，连到每一个压焊区上用以吸收大的外加电压。为了保护半导体器件的内部电路不受静电电荷的影响，压焊区上感应的静电应通过连接到ESD结构的一个NMOS晶体管的电源供电端或接地端而转移。因此，静电泄放电路是半导体器件的一个基本组成部分。
图1是一种常规输入保护电路的视图，而图2是沿图1中的2-2′线得到的剖面图。
如图1和图2所示，常规输入保护电路的结构，即一个ESD电路的结构，包括P型半导体衬底10的预定区域上形成的N型阱12；在N型阱12的上表面形成的重掺杂的N型有源保护环14，它是为了在N型阱12和向该处提供电源供电电压(Vcc)的金属互连线(未示出)之间形成欧姆接触；在半导体衬底10的边缘上形成的、被N型阱12包围的重掺杂的P型有源保护环16，它是为了降低P型衬底10和连到地的金属互连线(未示出)之间的接触电阻；在半导体衬底10上形成的被P型有源保护环16包围并分开一定距离的N型源区18和N型漏区22；在位于源区18和漏区22之间的沟道区的上表面上形成的栅绝缘膜(未示出)的上表面上形成的栅电极20。这里，源区18，漏区22和栅电极20组成了NMOS晶体管，而源区18和半导体衬底10接地。并且，NMOS晶体管的漏区22通过互连线24连到地址压焊区26以及在半导体衬底10的另一区域中形成的一个内部电路的输入端(未示出)，即一个逻辑电路的栅电极上(未示出)。
在上述的ESD电路的常规结构中，当由于静电电荷而导致的一个很大的负电压加到地址压焊区26上时，在P型半导体衬底10和N型漏区22之间产生一个正向偏置。结果，漏区22中的电子发射到半导体衬底10中。发射到半导体衬底10中的电子转移到源区18或N型阱12，以防止一个高电压被加到内部电路上。这种现象的产生是由于一个寄生双极型晶体管，其中漏区22，P型半导体衬底10，以及N型阱12分别作为发射极，基极和集电极。但是，发射到半导体衬底10中的电子将半导体衬底10的地电压变为负电压(噪声)。这就叫做负尖峰现象。因此，负尖峰现象导致半导体衬底10上形成的内部电路出现故障。
本发明的目的是提供一种半导体器件的静电泄放结构，这里用于静电泄放(ESD)的NMOS晶体管形成于与P型半导体衬底隔离的P型槽阱中，从而即使NMOS晶体管的漏区加了一个负电压也可防止在P型半导体衬底上形成的内部电路出现故障。
为了实现本发明的上述目的，提供了一个半导体器件的静电泄放结构，它包括用P型杂质掺杂的半导体衬底；在半导体衬底的一定区域上形成的N型阱；在N型阱的一定区域中形成的P型槽阱；在N型阱表面形成并且掺杂浓度高于N型阱的N型有源保护环；在P型槽阱的表面形成并且掺杂浓度高于P型槽阱的P型有源保护环；以及在P型槽阱的表面上形成的NMOS晶体管。
最好与NMOS晶体管的漏区相连的地址压焊区和输入/输出压焊区也能包括在内。
通过参照附图详细描述一个优选实施例，本发明的上述目的和优点将变得更加明显，其中图1是带有一个地址压焊区的常规ESD结构的视图；图2是沿图1中的2-2线得到的剖面图；图3是根据本发明的带有一个地址压焊区的ESD结构的视图；图4是沿图3中的4-4′线得到的剖面图；图5是带有一输入/输出压焊区的常规ESD结构的视图；图6是根据本发明的带有一输入/输出压焊区的ESD结构的视图。
下文中，本发明的每个实施例将参照附图给以详细说明。这里，附图示出了带有一个地址压焊区和一个输入/输出压焊区的半导体存储器。同样，本发明可用于普通半导体器件和半导体存储器件。
实施例1如图3和图4所示，根据本发明的一个带有地址压焊区的ESD结构包括P型半导体衬底110；在半导体衬底110的一定区域中形成的N型阱112；在N型阱112的一定区域中形成的P型槽阱113；在N型阱112的表面形成并且掺杂浓度高于N型阱112的N型有源保护环114；在P型槽阱113的上表面形成并且掺杂浓度高于P型槽阱的P型有源保护环116。
N型有源保护环114应掺杂1.0×1018/cm3或更高浓度以在N型阱112和互连线(未示出)之间形成欧姆接触，该互连线例如是一个提供电源供电电压Vcc到N型阱112的铝图形。同时，P型有源保护环116应掺杂1.0×1018/cm3或更高浓度以减小P型槽阱113与互连线(未示出)之间的接触电阻，该互连线例如是P型槽阱113接地的铝图形。
根据本发明带有一个地址压焊区的ESD结构还包括界定在P型槽阱113的一定区域的表面内形成的沟道区的N型源区118和N型漏区122；在源区118和漏区122之间的沟道区上的栅绝缘膜(未示出)上形成的栅电极120；通过互连线124与漏区122相连的地址压焊区126。这里，地端与源区118和P型有源保护环116相连，而源区118、漏区122和栅电极120组成一个用于ESD的NMOS晶体管。
在上述ESD结构中，一个NMOS晶体管在通过包围P型槽阱113的N型阱112与P型半导体衬底110完全隔离的P型槽阱113中形成。因此，即使一个负电压暂时加到地址压焊区126上，半导体衬底110的电位也是稳定的，即稳定地接地。具体说来，当由于静电电荷而导致的负电压暂时加到根据本发明的ESD结构的地址压焊区126上时，在P型槽阱113和漏区122之间产生偏置电压使得电子由漏区122发射出。于是，电子通过源区118、P型保护环116和N型保护环114移动到电源供电端或地端，而且，由于P型槽阱113被N型阱112包围，大多数发射到P型槽阱113中的电子迅速移动到N型阱112。因此，从漏区122发射出的电子在P型槽阱113内停留的时间极短，从而避免使得P型槽阱113的电位改变。虽然发射到P型槽阱113中的所有电子不能很快被传输到N型阱112，但P型半导体衬底110保持稳定的地电位。这是因为P型半导体衬底110通过N型阱112与P型槽阱113完全隔离。因此，在P型半导体衬底110上形成的内部电路(未示出)被保护，免受负尖峰信号导致的噪声的影响。
实施例2图5和图6是说明带有输入/输出压焊区的ESD结构的视图。ESD结构是由PMOS晶体管构成的上拉晶体管部分和NMOS晶体管构成的下拉晶体管部分组成的。图5是示出常规ESD结构的视图，而图6是示出根据本发明的ESD结构的视图。与图1和图3中所用的相同的参考符号表示的部分是一样的；所以其详细的描述将被省略。
同时，PMOS晶体管对负尖峰现象没有直接影响；因此，只描述由NMOS晶体管构成的下拉晶体管部分。
因为图5中的下拉晶体管部分是由NMOS晶体管构成的，与图1和图2中描述的相同的问题也会发生。为了解决这些问题，选用图3和图4中描述的ESD结构，从而获得与第一个实施例相同的效果。
同样，本发明也可用于上拉晶体管部分和下拉晶体管部分都是由NMOS晶体管构成的带有输入/输出压焊区的ESD结构。那就是，在上拉晶体管部分和下拉晶体管部分由NMOS晶体管构成的情况下，上拉晶体管部分的NMOS晶体管和下拉晶体管部分的NMOS晶体管形成于P型槽阱中，从而获得与第一个实施例相同的效果。
如上所述，根据本发明，将用于ESD的NMOS晶体管形成于与半导体衬底隔离的P型槽阱中，从而防止由负尖峰信号导致的半导体器件的故障。
显然，本发明不只局限在所说明的实施例中，本领域熟练技术人员可在本发明的范围之内衍生出许多变化和修正。
权利要求
1.一种半导体器件的静电泄放结构，包括用P型杂质掺杂的半导体衬底；在所述半导体衬底的一定区域中形成的N型阱；在所述N型阱的一定区域中形成的P型槽阱；在所述N型阱的表面形成并且掺杂浓度高于所述N型阱的N型有源保护环；在所述P型槽阱的表面形成并且掺杂浓度高于所述P型槽阱的P型有源保护环；以及在所述P型槽阱表面形成的NMOS晶体管。
2.如权利要求1中所述的半导体器件的静电泄放结构，其中所述的N型阱通过所述N型保护环连接到电源供电端而所述的P型槽阱通过所述的P型保护环连接到地端。
3.如权利要求2所述的半导体器件的静电泄放结构，还包括连接到所述的NMOS晶体管的漏区的地址压焊区。
4.如权利要求2所述的半导体器件的静电泄放结构，还包括连接到所述的NMOS晶体管的输入/输出压焊区。
全文摘要
半导体器件静电泄放结构，包括P型杂质掺杂的半导体衬底；在半导体衬底一定区域中形成的N型阱；在N型阱一定区域中形成的P型槽阱；在N型阱表面形成并且掺杂浓度高于N型阱的N型有源保护环；在P型槽阱的表面形成并且掺杂浓度高于P型槽阱的P型有源保护环；以及在P型槽阱表面形成的NMOS晶体管。即使静电电荷导致的负电压暂时加到NMOS晶体管漏区，也可防止P型半导体衬底上形成的内部电路出现故障。
文档编号H01L27/04GK1154578SQ9611672
公开日1997年7月16日 申请日期1996年12月27日 优先权日1995年12月30日
发明者梁香子, 朴熙哲 申请人:三星电子株式会社