的端部的插塞孔，所述穿通电极的端部的顶表面与所述插塞孔的底表面相对应；以及
[0082]阻挡插塞，填充所述插塞孔。
[0083]技术方案2.根据技术方案I所述的半导体器件，其中，所述钝化层具有比所述穿通电极的端部从所述基板的表面突出的距离更大的厚度。
[0084]技术方案3.根据技术方案2所述的半导体器件，其中，所述钝化层包括第一绝缘层，其覆盖所述基板的表面并且在所述穿通电极的端部的侧壁和所述阻挡插塞的侧壁之上延伸。
[0085]技术方案4.根据技术方案3所述的半导体器件，其中，所述钝化层还包括被设置在所述第一绝缘层上的第二绝缘层以提供平坦的表面。
[0086]技术方案5.根据技术方案4所述的半导体器件，
[0087]其中，所述第一绝缘层包括氮氧化硅层或氮化硅层；以及
[0088]其中，所述第二绝缘层包括氧化硅层。
[0089]技术方案6.根据技术方案3所述的半导体器件，其中，所述阻挡插塞具有与所述钝化层的顶部表面大体共面的顶表面。
[0090]技术方案7.根据技术方案3所述的半导体器件，其中，所述阻挡插塞包括金属层，防止包括在所述穿通电极中的元素扩散出。
[0091]技术方案8.根据技术方案3所述的半导体器件,其中，所述阻挡插塞包括第一金属层和第二金属层，且所述第一金属层的材料与所述第二金属层的材料不同。
[0092]技术方案9.根据技术方案8所述的半导体器件，
[0093]其中，所述第二金属层包括电镀层，以及
[0094]其中，所述第一金属层包括晶种层，用于形成所述第二金属层的电镀工艺中。
[0095]技术方案10.根据技术方案8所述的半导体器件，
[0096]其中，所述第二金属层包括镍层；以及
[0097]其中，所述第一金属层包括钛层或铜层。
[0098]技术方案11.根据技术方案8所述的半导体器件，其中，所述第一金属层覆盖通过所述插塞孔暴露出的所述穿通电极的端部的顶表面，并且在通过所述插塞孔暴露出的所述钝化层的侧壁之上延伸以具有凹面形状。
[0099]技术方案12.根据技术方案2所述的半导体器件，其中，所述阻挡插塞与所述穿通电极的端部对齐，并且具有与所述穿通电极大体相同的直径。
[0100]技术方案13.根据技术方案2所述的半导体器件，
[0101]其中，所述穿通电极的端部具有锥形状结构或凸面顶表面，使得所述穿通电极的端部的边缘区域比所述穿通电极的端部的中心区域更低；以及
[0102]其中，所述阻挡插塞具有凹面底表面，使得所述阻挡插塞的底表面的边缘区域比所述阻挡插塞的底表面的中心区域更低。
[0103]技术方案14.根据技术方案2所述的半导体器件，其中，所述钝化层包括有机材料层或无机材料层。
[0104]技术方案15.—种半导体器件,包括:
[0105]第一穿通电极，穿通第一基板使得所述第一穿通电极的端部从所述第一基板的表面突出；
[0106]钝化层，覆盖所述第一基板的表面并且限定暴露出所述第一穿通电极的端部的插塞孔，所述第一穿通电极的端部的顶表面与所述插塞孔的底表面相对应；
[0107]阻挡插塞，填充所述插塞孔；
[0108]第二基板，层叠在所述第一基板上；以及
[0109]连接端子，与所述第二基板连接并且与所述阻挡插塞耦接。
[0110]技术方案16.根据技术方案15所述的半导体器件，其中，所述钝化层具有比所述第一穿通电极的端部从所述第一基板的表面突出的距离更大的厚度。
[0111]技术方案17.根据技术方案16所述的半导体器件，其中，所述钝化层包括第一绝缘层，覆盖所述第一基板的表面并且在所述第一穿通电极的端部的侧壁和所述阻挡插塞的侧壁之上延伸。
[0112]技术方案18.根据技术方案15所述的半导体器件，其中，所述连接端子包括导电凸块，其具有比所述阻挡插塞的直径更大的直径。
[0113]技术方案19.根据技术方案15所述的半导体器件，其中，所述导电凸块与穿通所述第二基板的第二穿通电极电连接。
[0114]技术方案20.—种半导体器件,包括:
[0115]第一穿通电极，穿通第一基板使得所述第一穿通电极的端部从所述第一基板的表面突出；
[0116]钝化层，覆盖所述第一基板的表面，并且限定暴露出所述第一穿通电极的端部的顶表面的插塞孔；
[0117]阻挡插塞，填充所述插塞孔；
[0118]第二基板，层叠在所述第一基板上；以及
[0119]连接端子，与所述第二基板连接并且与所述阻挡插塞耦接，
[0120]其中，所述钝化层具有比所述第一穿通电极的端部的高度更大的厚度，以及
[0121]其中，所述钝化层包括绝缘层，其覆盖所述第一基板的表面并且在所述第一穿通电极的端部的侧壁和所述阻挡插塞的侧壁之上延伸。
【主权项】
1.一种半导体器件,包括: 穿通电极，穿通基板使得所述穿通电极的端部从所述基板的表面突出； 钝化层，覆盖所述基板的表面并且限定暴露出所述穿通电极的端部的插塞孔，所述穿通电极的端部的顶表面与所述插塞孔的底表面相对应；以及阻挡插塞，填充所述插塞孔。
2.根据权利要求1所述的半导体器件，其中，所述钝化层具有比所述穿通电极的端部从所述基板的表面突出的距离更大的厚度。
3.根据权利要求2所述的半导体器件，其中，所述钝化层包括第一绝缘层，其覆盖所述基板的表面并且在所述穿通电极的端部的侧壁和所述阻挡插塞的侧壁之上延伸。
4.根据权利要求3所述的半导体器件，其中，所述钝化层还包括被设置在所述第一绝缘层上的第二绝缘层以提供平坦的表面。
5.根据权利要求4所述的半导体器件， 其中，所述第一绝缘层包括氮氧化硅层或氮化硅层；以及 其中，所述第二绝缘层包括氧化硅层。
6.根据权利要求3所述的半导体器件，其中，所述阻挡插塞具有与所述钝化层的顶部表面大体共面的顶表面。
7.根据权利要求3所述的半导体器件，其中，所述阻挡插塞包括金属层，防止包括在所述穿通电极中的元素扩散出。
8.根据权利要求3所述的半导体器件，其中，所述阻挡插塞包括第一金属层和第二金属层，且所述第一金属层的材料与所述第二金属层的材料不同。
9.一种半导体器件,包括: 第一穿通电极，穿通第一基板使得所述第一穿通电极的端部从所述第一基板的表面突出； 钝化层，覆盖所述第一基板的表面并且限定暴露出所述第一穿通电极的端部的插塞孔，所述第一穿通电极的端部的顶表面与所述插塞孔的底表面相对应； 阻挡插塞，填充所述插塞孔； 第二基板，层叠在所述第一基板上；以及 连接端子，与所述第二基板连接并且与所述阻挡插塞耦接。
10.一种半导体器件，包括: 第一穿通电极，穿通第一基板使得所述第一穿通电极的端部从所述第一基板的表面突出； 钝化层，覆盖所述第一基板的表面，并且限定暴露出所述第一穿通电极的端部的顶表面的插塞孔； 阻挡插塞，填充所述插塞孔； 第二基板，层叠在所述第一基板上；以及 连接端子，与所述第二基板连接并且与所述阻挡插塞耦接， 其中，所述钝化层具有比所述第一穿通电极的端部的高度更大的厚度，以及其中，所述钝化层包括绝缘层，其覆盖所述第一基板的表面并且在所述第一穿通电极的端部的侧壁和所述阻挡插塞的侧壁之上延伸。
【专利摘要】提供了半导体器件。所述半导体器件包括：穿通电极，穿通基板使得穿通电极的端部从基板的表面突出；钝化层，覆盖基板的表面并且限定暴露出穿通电极的端部的插塞孔；以及阻挡插塞，填充插塞孔。还提供了相关的方法、相关的存储卡和相关的电子系统。
【IPC分类】H01L23-498, H01L23-522
【公开号】CN104637915
【申请号】CN201410225243
【发明人】朴成秀, 文钟奎, 朴完春, 金培用
【申请人】爱思开海力士有限公司
【公开日】2015年5月20日
【申请日】2014年5月26日
【公告号】US20150123278