半导体封装件和制造半导体封装件的方法
【专利说明】
[0001] 本申请要求在2013年11月14日提交到韩国知识产权局的第10-2013-0138363 号韩国专利申请的优先权的权益，通过引用将该韩国专利申请的全部公开内容包含于此。
技术领域
[0002] 本公开设及半导体封装件和制造半导体封装件的方法，更具体地讲，设及包括多 个半导体巧片的堆叠式半导体封装件和制造堆叠式半导体封装件的方法。
【背景技术】
[0003] 随着电子工业和用户需求的快速发展，电子装置正在变得更紧凑、更轻和多功能 化。
[0004] 因此，通常要求电子装置中使用的半导体封装件紧凑、质轻和多功能化，因此需要 在单个半导体封装件中包括多个半导体巧片的堆叠式半导体封装件。
[0005] 然而，在堆叠式半导体封装件均包括不同类型的半导体巧片的情况下，因为半导 体巧片堆叠的顺序根据半导体巧片的尺寸受限，所W难W获得不同的半导体巧片在考虑到 它们的各自功能的情况下堆叠的堆叠式半导体封装件。
【发明内容】
[0006] 公开的实施例描述了一种半导体封装件，在该半导体封装件中可W堆叠半导体巧 片使得一个半导体巧片从另一个半导体巧片伸出。在一些实施例中，半导体巧片可W因此 自由地堆叠，而不管半导体巧片的尺寸如何。
[0007] 根据本发明构思的一方面，一种半导体封装件包括；封装基体基底；至少一个第 一半导体巧片，设置在封装基体基底上；第一模制构件，设置在与所述至少一个第一半导体 巧片相同的水平处并且不覆盖所述至少一个第一半导体巧片的上表面；至少一个第二半导 体巧片，堆叠在所述至少一个第一半导体巧片上W在所述至少一个第一半导体巧片和第一 模制构件上方延伸，其中，所述至少一个第一半导体巧片和第一模制构件的至少一部分设 置在封装基体基底和所述至少一个第二半导体巧片之间；W及第二模制构件，设置在与所 述至少一个第二半导体巧片相同的水平处。第二模制构件可W在界面处接触第一模制构 件，第一模制构件可W由具有第一杨氏模量的材料形成，第二模制构件可W由具有比第一 杨氏模量大的第二杨氏模量的材料形成。
[0008] 第一模制构件可W覆盖所述至少一个第一半导体巧片的侧表面。
[0009] 相对于封装基体基底的上表面，第一模制构件的上表面可W形成在与所述至少一 个第一半导体巧片的上表面相同的水平处。
[0010] 在一个实施例中，第二模制构件不覆盖所述至少一个第二半导体巧片的上表面。
[0011] 半导体封装件还可W包括覆盖所述至少一个第二半导体巧片的上表面的散热构 件。
[0012] 第二模制构件可臥覆盖所述至少一个第二半导体苍片的侧表面。
[0013] 相对于封装基体基底的上表面，第二模制构件的上表面可W形成在与所述至少一 个第二半导体巧片的上表面相同的水平处。
[0014] 第二模制构件可W覆盖所述至少一个第二半导体巧片的上表面和侧表面。
[0015] 在一个实施例中，形成第一模制构件的材料是包括使得第一模制构件具有第一杨 氏模量的第一填料颗粒的第一材料；形成第二模制构件的材料是包括使得第二模制构件具 有第二杨氏模量的第二填料颗粒的第一材料。第一材料可W是例如树脂。
[0016] 在一个实施例中，形成第二模制构件的材料覆盖所述至少一个第二半导体巧片的 侧表面，并填充所述至少一个第一半导体巧片和所述至少一个第二半导体巧片之间的空 间。
[0017] 在一个实施例中，形成第二模制构件的材料覆盖所述至少一个第二半导体巧片的 侧表面，不同的材料填充所述至少一个第一半导体巧片和所述至少一个第二半导体巧片之 间的空间，使得形成第二模制构件的材料和所述不同的材料覆盖第一模制构件的最上面的 表面。
[0018] 所述至少一个第一半导体巧片可W包括穿透电极，所述至少一个第二半导体巧片 可W通过穿透电极电连接到封装基体基底。
[0019] 所述至少一个第二半导体巧片的上表面可W大于所述至少一个第一半导体巧片 的上表面。
[0020] 所述至少一个第二半导体巧片的在与封装基体基底的上表面平行的第一方向上 的宽度可W大于所述至少一个第一半导体巧片的在第一方向上的宽度。
[0021] 此外，第一模制构件的外侧表面可W与第二模制构件的外侧表面共面。
[0022] 根据本发明构思的另一方面，一种半导体封装件包括；封装基底，在半导体封装 件的底部处；第一半导体巧片，堆叠在封装基底上，并设置在封装基底上方；第二半导体巧 片，堆叠在封装基底上，并设置在第一半导体巧片上方，其中，第二半导体巧片伸出第一半 导体巧片；一组第一穿透电极，竖直地延伸穿过第一半导体巧片并将封装基底的电路电连 接到第二半导体巧片的电路；第一模制构件，在与第一半导体巧片相同的水平处并覆盖第 一半导体巧片的侧表面；W及第二模制构件，在与第二半导体巧片相同的水平处并覆盖第 二半导体巧片的侧表面。第二半导体巧片竖直地叠置第一模制构件的至少一部分。
[0023] 在一个实施例中，第一模制构件的最上面的表面在第一模制构件和第二模制构件 之间的界面处接触第二模制构件的最下面的表面。
[0024] 在一个实施例中，第一模制构件具有第一弹性，第二模制构件具有小于第一弹性 的第二弹性。
[0025] 在特定实施例中，第一模制构件和第二模制构件由具有不同量或尺寸的填料的相 同材料形成或者由不同的材料形成。
[0026] 第二模制构件可W填充第一半导体巧片和第二半导体巧片之间的空间。
[0027] 根据本发明构思的另一方面，一种半导体封装件包括；封装基底；第一半导体巧 片，附着到封装基底上并包括穿透电极；第一模制构件，覆盖封装基底的上表面，并且具有 形成在与第一半导体巧片的上表面相同平面上的上表面；第二半导体巧片，堆叠在第一半 导体巧片上，通过穿透电极电连接到封装基底，并且从封装基底的上表面上方看，叠置第一 模制构件的一部分；W及第二模制构件，覆盖第二半导体巧片的至少一部分，并且具有在与 封装基底的上表面垂直的方向上从第一模制构件的侧表面延伸的侧表面。
[002引第二模制构件可W具有形成在与第二半导体巧片的上表面相同平面上的上表面。
[0029] 第二模制构件的外侧表面可W与第一模制构件的外侧表面共面。
[0030] 根据本发明构思的另一方面，一种制造半导体封装件的方法包括；将包括穿透电 极的第一半导体巧片附着到封装基体基底上；形成覆盖第一半导体巧片的侧表面并且不覆 盖第一半导体器件的上表面的第一模制构件；在第一半导体巧片上堆叠第二半导体巧片； W及形成覆盖第二半导体巧片的第二模制构件，其中，在第一半导体巧片上堆叠第二半导 体巧片的步骤包括；在第一半导体巧片上堆叠第二半导体巧片，使得第二半导体巧片电连 接到穿透电极，并且第二半导体巧片的至少一部分设置在第一模制构件上。
[0031] 形成第一模制构件的步骤可W包括；将具有平坦的底表面的模附着到第一半导体 巧片的上表面；将模制材料引入到在模和封装基体基底之间的空间中，W覆盖封装基体基 底的上表面和第一半导体巧片的侧表面；W及去除模。
[0032] 堆叠第二半导体巧片的步骤可W包括；将覆盖第二半导体巧片的底表面的非导电 膜附着到第二半导体巧片；将第二半导体巧片附着到第一半导体巧片上，使得第二半导体 巧片电连接到穿透电极。
[0033] 制造半导体封装件的方法还可W包括；在堆叠第二半导体巧片之后，使用毛细管 底填充法在第一半导体巧片和第二半导体巧片之间形成底填充层。
[0034] 形成第二模制构件的步骤可W包括；形成第二模制构件，使得第二模制构件填充 第一半导体巧片和第二半导体巧片之间的空间。
[0035] 形成第二模制构件的步骤可W包括；形成第二模制构件，使得第二模制构件覆盖 第二半导体巧片的侧表面并且不覆盖第二半导体巧片的上表面，所述方法还包括；在形成 第二模制构件之后，附着覆盖第二半导体巧片的上表面的散热构件。
【附图说明】
[0036] 从下面的结合附图进行的详细描述，将更清楚地理解示例性实施例，在附图中：
[0037] 图1至图9是用于解释根据一个示例性实施例的制造半导体封装件的方法的剖视 图和制造的半导体封装件的剖视图；
[003引图10至图12是用于示出图1至图9的半导体封装件的示例性方面的平面图；
[0039] 图13是根据一个示例性实施例的作为图1至图9的半导体封装件的修改例的半 导体封装件的剖视图；
[0040] 图14至图16是用于解释根据另一示例性实施例的制造半导体封装件的方法的剖 视图和制造的半导体封装件的剖视图；
[0041] 图17是作为图14至图16的半导体封装件的修改例的半导体封装件的示例性剖 视图；
[0042] 图18至图21是用于解释根据另一实施例的制造半导体封装件的示例性方法的剖 视图和制造的半导体封装件的剖视图；
[0043] 图22是作为图18至图21的半导体封装件的修改例的半导体封装件的示例性剖 视图；
[0044] 图23至图39是根据其他实施例的示例性半导体封装件的剖视图和用于示出半导 体封装件的多个方面的平面图；
[0045] 图40是根据一个实施例的包括半导体封装件的示例性存储模块的平面图；
[0046] 图41是根据一个实施例的包括半导体封装件的示例性系统的框图；
[0047] 图42是根据一个实施例的包括半导体封装件的示例性存储卡的框图。
【具体实施方式】
[0048] 现在将参照附图来更加充分地描述本公开，示例性实施例示出在附图中。然而，本 发明构思可许多不同的形式来实施，而不应该被解释为限制于该里阐述的实施例。在 附图中，为了解释方便，可W夸大组件的长度和尺寸，并可W扩大或减小组件的尺寸之间的 比例。
[0049] 将理解的是，当组件被称作"在"另一组件"上"或被称作"连接到"另一组件时，该 组件可W直接在另一组件上或直接连接到另一组件，或者可W存在中间组件。相反，当组件 被称作"直接在"另一组件"上"或者"直接连接到"另一元件时，不存在中间组件。还将类 似地理解描述组件之间的关系的其他表达，诸如，"在……之间"和"直接在……之间"。然 而，除非上下文另有说明，否则如该里使用的术语"接触"指直接接触（即，触摸）。
[0化0] 虽然如"第一"、"第二"等的该样的术语可W用于描述不同的组件，但是该样的组 件受上述术语的限制。除非上下文另有说明，否则该些术语仅用于将一个组件与另一个组 件区分开（例如，作为命名习惯）。例如，在不脱离本公开的教导的情况下，下面讨论的第一 组件可W被称作第二组件，类似地，第二组件可W被称作第一组件。
[0051] W单数形式使用的表达包含复数形式的表达，除非它在上下文中具有明确地不同 的含义。在本说明书中，将理解的是，诸如"包含"、"包括"或"具有"等的术语意在指示存 在在本说明书中公开的特征、数量、步骤、动作、组件、部件或它们的组合，而不意图排除可 W添加一个或更多个其他特征、数量、步骤、动作、组件、部件或它们的组合的可能性。
[0化2] 除非另有定义，否则该里使用的所有术语具有与本发明所属领域的普通技术人员 所通常理解的意思相同的意思。
[0化3] 除非具体地做出相反说明，否则该里使用的术语"半导体巧片的底表面"指半导体 巧片的面对封装基体基底的一个表面，术语"半导体巧片的上表面"指半导体巧片的与封装 基体基底相对的表面。
[0化4] 除非具体地做出相反说明，否则该里使用的术语"半导体巧片的前表面"指半导体 巧片的其上形成有半导体器件的有效表面，半导体巧片的组件中的包括术语"前表面"的组 件是形成在半导体巧片的有效表面（即，前表面）上的组件。术语"半导体巧片的后表面"指 半导体巧片的与半导体巧片的有效表面相对的表面，半导体巧片的组件中的包括术语"后 表面"的组件是形成在半导体巧片的后表面上的组件。
[0化5] 除非具体地做出相反说明，否则该里使用的术语"封装基体基底的上表面"指封装 基体基底的其上堆叠有半导体巧片的一个表面，术语"封装基体基底的底表面"指封装基体 基底的与封装基体基底的上表面相对的表面，例如，外部连接端口附着到的表面。
[0化6] 除非上下文另有说明，否则该里在设及方位、布局、位置、形状、尺寸、量或其他测 量时使用的诸如"相同"、"相等"、"平面"或"共面"的术语未必指精确地相同的方位、布局、 位置、形状、尺寸、量或其他测量，而是旨在包括在例如因制造工艺而可能发生的可接受的 变化内的几乎相同的方位、布局、位置、形状、尺寸、量或其他测量。该里可w使用术语"基本 上"来反映此含意。
[0057] 现在将参照附图来更加充分地描述本公开，本发明构思的示例性实施例示出在附 图中。如该里使用的，术语"和/或"包括一个或更多个相关所列项目的任意和所有组合。 当诸如"……中的至少一个（种）（者）"的表述在一列元件之后时，修饰的是整列元件而不 是修饰该列元件中的单个元件。
[005引图1至图9是用于解释根据一个实施例的制造半导体封装件1的示例性方法的剖 视图和制造的半导体封装件1的剖视图。
[0化9] 图1是包括在半导体封装件1中的第一半导体巧片C1的示例性剖视图。
[0060] 参照图1，在第一半导体巧片C1中，第一半导体器件110形成在第一半导体基底 100上。第一半导体巧片C1可W具有其上形成有第一半导体器件110的有效表面（例如， 前表面）和与有效表面相对的非有效表面（例如，后表面）。
[0061] 第一半导体基底100可W包括例如娃（Si)。可选择地，第一半导体基底100可W 包括半导体元素（诸如，错（Ge))或化合物半导体（诸如，碳化娃（SiC)、神化嫁（GaAs)、神 化铜（InAs)和磯化铜（InP))。第一半导体基底100可W具有绝缘体上娃（SOI)结构。例 如，第一半导体基底100可W包括掩埋氧化物炬0幻层。第一半导体基底100可W包括导 电区域，例如渗杂杂质的阱或渗杂杂质的结构。第一半导体基底100可W具有各种隔离结 构，诸如浅沟槽隔离（STI)结构。第一半导体基底100在该里可W指巧片基底，因为它形成 巧片的基底部分。该不同于如下面进一步讨论的也被描述为封装基体基底的封装基底。
[0062] 第一半导体器件110可W包括各种类型的单独的器件。单独的器件可W包括各 种微电子器件，例如，金属氧化物半导体场效应晶体管（M0SFET)(例如，互补金属氧化物半 导体（CM0巧晶体管）、系统大规模集成（LSI)器件、图像传感器（例如，CMOS成像传感器 (CI巧）、微电子机械系统（MEM巧组件、有源器件和无源器件。单独的器件可W电连接到第 一半导体基底100的导电区域。第一半导体器件110还可W包括使至少两个单独的器件彼 此电连接或者将单独的器件电连接到第一半导体基底100的导电区域的导电布线或导电 插塞。单独的器件可W分别通过绝缘层与它们的邻近的单独器件电分离。例如，第一半导 体器件110可W形成集成电路。
[0063] 第一半导体器件110可W包括用于将单独的器件连接到第一前焊盘134的布线结 构。如该里描述的，焊盘可W包括导电层，导电层被定位为将来自在焊盘的一个部分处连接 的电路和/或导电端子的信号传递到在焊盘的另一部分处连接的电路和/或导电端子。例 如，焊盘可W形成为在基底或巧片的一个表面处的金属层，被定位为将基底或巧片的内部 电路连接到在基底或巧片外部的器件或元件。每个布线结构可W包括金属布线层和通孔插 塞。金属布线层和通孔插塞可W由例如布线阻挡层和布线金属层形成。布线阻挡层可W包 括例如从Ti、TiN、化和TaN中选择的至少一种材料。布线金属层可W包括例如从鹤（W)、 侣（A1)和铜（化）中选择的至少一种材料。在特定实施例中，金属布线层和通孔插塞可W 由相同的材料形成。可选择地，金属布线层和通孔插塞的至少一部分可W形成为包括不同 的材料。多个金属布线层和/或多个通孔插塞可W形成多层结构。例如，每个布线结构可 W是通过交替地堆叠至少两个金属布线层和至少两个通孔插塞来获得的多层结构。用于保 护第一半导体器件110不受外部冲击或湿气影响的第一前保护层132可W形成在第一半导 体巧片Cl的第一半导体器件110上。
[0064] 第一穿透电极120可W穿过第一半导体基底100。例如，每个第一穿透电极120可 W是穿过第一半导体基底100的柱形。第一穿透电极120可W包括形成在柱形结构的表面 上的阻挡层（未示出）和掩埋导电层，利用该掩埋导电层填充阻挡层。阻挡层可W包括例如 从Ti、TiN、Ta、TaN、Ru、Co、Mn、WN