电极220电连接到封 装基体基底10。一些第一穿透电极120可W电连接到第二半导体巧片C2,剩余的第一穿透 电极120可W通过第二穿透电极220电连接到第S半导体巧片C3。
[0197] 第二半导体巧片C2的上表面的面积可W大于第一半导体巧片C1的上表面的面 积。可选择地或额外地，第二半导体巧片C2的在与封装基体基底10的上表面平行的第一 方向（例如，图23中的水平方向）上的宽度可W大于第一半导体巧片C1的在该第一方向 上的宽度。
[0198] 第二半导体巧片C2的上表面的面积可W大于第S半导体巧片C3的上表面的面 积。例如，如从封装基体基底10的上表面上方看到的，第二半导体巧片C2可W覆盖第=半 导体巧片C3的整个底表面。
[0199] 因此，第二半导体巧片C2可W突出超过第一半导体巧片C1，但第S半导体巧片C3 可W不突出超过第二半导体巧片C2。
[0200] 第一模制构件610可W覆盖第一半导体巧片C1。第二模制构件620可W覆盖第二 半导体巧片C2和第S半导体巧片C3。
[0201] 因此，当堆叠在下巧片（例如，第一半导体巧片C1)上的上巧片（例如，第二半导 体巧片C2)突出超过下巧片时，可W分开地形成覆盖下巧片的下模制构件（例如，第一模制 构件610)和覆盖上巧片的上模制构件（例如，第二模制构件620)。
[0202] 另一方面，当堆叠在下巧片（例如，第二半导体巧片C2)上的上巧片（例如，第S 半导体巧片C3)不突出超过下巧片时，可W形成覆盖上巧片和下巧片的单个模制构件（例 如，第二模制构件620)。
[0203] 图24是作为图23的半导体封装件4的修改例的半导体封装件4a的剖视图。
[0204] 参照图24,半导体封装件4a包括封装基体基底10 W及顺序地堆叠在封装基体基 底10的上表面上的第一半导体巧片C1、第二半导体巧片C2和第S半导体巧片C3。
[0205] 第二半导体巧片C2的上表面的面积可W大于第一半导体巧片C1的上表面的面 积。可选择地或额外地，第二半导体巧片C2的在与封装基体基底10的上表面平行的第一 方向（例如，图24中的水平方向）上的宽度可W大于第一半导体巧片C1的在该第一方向 上的宽度。
[0206] 第S半导体巧片C3的上表面的面积可W等于第二半导体巧片C2的上表面的面 积。例如，如从封装基体基底10的上表面上方看到的，第二半导体巧片C2和第=半导体巧 片C3可W彼此叠置并可W具有彼此竖直地对齐的边缘。
[0207] 因此，第二半导体巧片C2可W突出超过第一半导体巧片C1，但第S半导体巧片C3 可W不突出超过第二半导体巧片C2。
[020引因为第S半导体巧片C3不突出超过第二半导体巧片C2,所W可W形成覆盖第二 半导体巧片C2和第S半导体巧片C3的单个模制构件（即，仅第二模制构件620)。
[0209] 另外，如图24所示，第一模制构件610和第二模制构件620之间的界面与第一半 导体巧片C1的顶表面共面。
[0210] 图25是根据本发明构思的另一实施例的半导体封装件5的示例性剖视图。
[0211] 参照图25，半导体封装件5包括封装基体基底10 W及顺序地堆叠在封装基体基底 10的上表面上的第一半导体巧片C1、第二半导体巧片C2和第S半导体巧片C3。该里省略 W上参照图23描述的情况的重复描述。
[0212] 第二半导体巧片C2的上表面的面积可W小于第一半导体巧片C1的上表面的面 积。例如，从封装基体基底10的上表面上方的角度看，第一半导体巧片C1可W覆盖第二半 导体巧片C2的整个底表面。
[0213] 第S半导体巧片C3的上表面的面积可W大于第二半导体巧片C2的上表面的面 积。可选择地或额外地，第=半导体巧片C3的在与封装基体基底10的上表面平行的第一 方向（例如，图25中的水平方向）上的宽度可W大于第二半导体巧片C2的在该第一方向 上的宽度。
[0214] 该样，第S半导体巧片C3可W突出超过第二半导体巧片C2,但第二半导体巧片C2 可W不突出超过第一半导体巧片C1。
[0215] 因为第二半导体巧片C2不突出超过第一半导体巧片C1，所W可W形成覆盖第一 半导体巧片C1和第二半导体巧片C2的单个模制构件（即，仅第一模制构件610)。
[0216] 第一模制构件610可W覆盖第一半导体巧片C1和第二半导体巧片C2。第二模制 构件620可W覆盖第S半导体巧片C3。
[0217] 图26是作为图25的半导体封装件5的修改例的示例性半导体封装件5a的剖视 图。
[0218] 参照图26,半导体封装件5a包括封装基体基底10 W及顺序地堆叠在封装基体基 底10的上表面上的第一半导体巧片C1、第二半导体巧片C2和第S半导体巧片C3。
[0219] 第二半导体巧片C2的上表面的面积可W等于第一半导体巧片C1的上表面的面 积。例如，从封装基体基底10的上表面上方的角度看，第一半导体巧片C1和第二半导体巧 片C2可W彼此叠置。
[0220] 第S半导体巧片C3的上表面的面积可W大于第二半导体巧片C2的上表面的面 积。可选择地或额外地，第=半导体巧片C3的在与封装基体基底10的上表面平行的第一 方向（例如，图26中的水平方向）上的宽度可W大于第二半导体巧片C2的在该第一方向 上的宽度。
[0221] 因此，第S半导体巧片C3可W突出超过第二半导体巧片C2,但第二半导体巧片C2 可W不突出超过第一半导体巧片C1。
[0222] 因为第二半导体巧片C2不突出超过第一半导体巧片C1，所W可W形成覆盖第一 半导体巧片C1和第二半导体巧片C2的单个模制构件（即，仅第一模制构件610)。
[0223] 第一模制构件610可W覆盖第一半导体巧片C1和第二半导体巧片C2。第二模制 构件620可W覆盖第S半导体巧片C3。
[0224] 图27是根据本发明构思的另一实施例的示例性半导体封装件6的剖视图。
[0225] 参照图27,半导体封装件6包括封装基体基底10 W及顺序地堆叠在封装基体基底 10的上表面上的第一半导体巧片C1、第二半导体巧片C2和第S半导体巧片C3。
[0226] 第二半导体巧片C2的上表面的面积可W大于第一半导体巧片C1的上表面的面 积。可选择地或额外地，第二半导体巧片C2的在与封装基体基底10的上表面平行的第一 方向（例如，图27中的水平方向）上的宽度可W大于第一半导体巧片C1的在该第一方向 上的宽度。
[0227] 第S半导体巧片C3的上表面的面积可W大于第二半导体巧片C2的上表面的面 积。可选择地或额外地，第=半导体巧片C3的在与封装基体基底10的上表面平行的第一 方向（例如，图27中的水平方向）上的宽度可W大于第二半导体巧片C2的在该第一方向 上的宽度。
[022引 因此，第S半导体巧片C3可W突出超过第二半导体巧片C2,并且第二半导体巧片 C2可W突出超过第一半导体巧片C1。因此，可W分开地形成分别覆盖第一半导体巧片C1、 第二半导体巧片C2和第=半导体巧片C3的模制构件。
[0229] 第一模制构件610可W覆盖第一半导体巧片C1。第二模制构件620可W覆盖第二 半导体巧片C2。第S模制构件630可W覆盖第S半导体巧片C3。可W在将第二半导体巧 片C2附着到第一半导体巧片C1之前形成第一模制构件610,可W在将第=半导体巧片C3 附着到第二半导体巧片C2之前形成第二模制构件620,可W在将第S半导体巧片C3附着到 第二半导体巧片C2之后形成第S模制构件630。
[0230] 图23至图27的半导体封装件4、4a、5、5a和6中的每个半导体封装件中的下巧片 和突出超过下巧片的上巧片之间的平面布置可W与图10至图12的半导体封装件 和1-3的下巧片和突出过超下巧片的上巧片之间的平面布置相同，因此将省略对其的重复 描述。
[0231] 图28是根据本发明构思的另一实施例的半导体封装件7的示例性剖视图。
[0232] 参照图28,半导体封装件7包括封装基体基底10、附着到封装基体基底10的上表 面的第一半导体巧片C1 W及堆叠在第一半导体巧片C1上的两个第二半导体巧片C2a和 C化。
[0233] 相对于封装基体基底10的上表面，第二半导体巧片C2a可W形成在与第二半导体 巧片C化相同的水平处。
[0234] 两个第二半导体巧片C2a和C2b中的每个半导体巧片的上表面的面积可W大于、 等于或小于第一半导体巧片C1的上表面的面积。然而，当两个第二半导体巧片C2a和C2b 附着到第一半导体巧片Cl的上表面时，两个第二半导体巧片C2a和C2b中的一个或两个可 W突出超过第一半导体巧片C1。
[0235] 因此，可W分开地形成覆盖第一半导体巧片C1的第一模制构件610化及覆盖两个 第二半导体巧片C2a和C2b的第二模制构件620。
[0236] 第一模制构件610可W覆盖第一半导体巧片C1。第二模制构件620可W覆盖两个 第二半导体巧片C2a和C2b。
[0237] 图29至图31是用于示出图28的半导体封装件7的多个方面的示例性平面布置 图。详细地讲，图29至图31是用于示出包括在半导体封装件7中的第一半导体巧片C1和 两个第二半导体巧片C2a和C化之间的平面布置的平面图。因此，没有示出除了封装基体 基底10、第一半导体巧片C1 W及第二半导体巧片C2a和C化之外的组件。
[0238] 参照图29,半导体封装件7-1包括封装基体基底10、堆叠在封装基体基底10的上 表面上的第一半导体巧片C1 W及堆叠在第一半导体巧片C1的上表面上的两个第二半导体 巧片C2a和C2b。从封装基体基底10的上表面上方的角度看，两个第二半导体巧片C2a和 C化可W覆盖第一半导体巧片C1的除了其在两个第二半导体巧片C2a和C化之间的部分之 外的整个上表面。
[0239] 因此，两个第二半导体巧片C2a和C2b中的每个半导体巧片的四个边缘中的S个 可W分别突出超过第一半导体巧片C1的四个边缘中的S个。
[0240] 参照图30,半导体封装件7-2包括封装基体基底10、堆叠在封装基体基底10的上 表面上的第一半导体巧片C1 W及堆叠在第一半导体巧片C1的上表面上的两个第二半导体 巧片C2a和C2b。
[0241] 两个第二半导体巧片C2a和C2b中的每个半导体巧片的四个边缘中的一个可W突 出超过第一半导体巧片C1的四个边缘中的一个。
[0242] 参照图31，半导体封装件7-3包括封装基体基底10、堆叠在封装基体基底10的上 表面上的第一半导体巧片C1 W及堆叠在第一半导体巧片C1的上表面上的两个第二半导体 巧片C2a和C2b。
[0243] 两个第二半导体巧片C2a和C2b中的每个半导体巧片的四个边缘中的两个可W分 别突出超过第一半导体巧片C1的四个边缘中的两个。
[0244] 尽管在图29至图31中两个第二半导体巧片C2a和C2b中的每个半导体巧片的 四个边缘中的一个至=个可W分别突出超过第一半导体巧片C1的四个边缘中的一个至= 个，但是两个第二半导体巧片C2a和C2b中的仅一个半导体巧片的边缘可W突出超过第一 半导体巧片C1的边缘。第二半导体巧片C2a的分别突出超过第一半导体巧片C1的边缘的 边缘的数量可W不同于第二半导体巧片C2b的分别突出超过第一半导体巧片C1的边缘的 边缘的数量。
[0245] 图32是根据本发明构思的另一实施例的半导体封装件8的示例性剖视图。
[0246] 参照图32,半导体封装件8包括封装基体基底10、附着到封装基体基底10的上表 面的两个第一半导体巧片Cla和Qb W及堆叠在两个第一半导体巧片Cla和Qb的上表面 上的第二半导体巧片C2。
[0247] 相对于封装基体基底10的上表面，第一半导体巧片Cla可W形成在与第一半导体 巧片C化相同的水平处。
[0248] 第二半导体巧片C2可W突出超过两个第一半导体巧片Cla和Qb的边缘或者从 两个第一半导体巧片Cla和Qb中的一个半导体巧片的边缘突出。
[0249] 因此，可W分开地形成覆盖两个第一半导体巧片Cla和Qb的第一模制构件610 W及覆盖第二半导体巧片C2的第二模制构件620。
[0巧日]第一模制构件610可W覆盖两个第一半导体巧片Cla和Clb。第二模制构件620 可W覆盖第二半导体巧片C2。
[0251] 图33至图35是用于示出图32的半导体封装件8的多个方面的示例性平面布置 图。详细地讲，图33至图35是用于示出包括在图32的半导体封装件8中的两个第一半导 体巧片Cla和Qb W及第二半导体巧片C2之间的平面布置的平面图。因此，没有示出除了 封装基体基底10、两个第一半导体巧片Cla和Clb W及第二半导体巧片C2之外的组件。
[0巧2] 参照图33,半导体封装件8-1包括封装基体基底10、附着到封装基体基底10的上 表面的两个第一半导体巧片Cla和Qb W及堆叠在两个第一半导体巧片Cla和Qb的上表 面上的第二半导体巧片C2。例如，从封装基体基底10的上表面上方的角度看，第二半导体 巧片C2可W完全地覆盖两个第一半导体巧片Cla和C化的上表面。
[0巧3] 因此，第二半导体巧片C2的全部四个边缘可W突出超过两个第一半导体巧片Cla 和Qb的外边缘。
[0巧4] 参照图34,半导体封装件8-2包括封装基体基底10、附着到封装基体基底10的上 表面的两个第一半导体巧片Cla和Qb W及堆叠在两个第一半导体巧片Cla和Qb的上表 面上的第二半导体巧片C2。从封装基体基底10的上表面上方的角度看，第二半导体巧片 C2可W覆盖两个第一半导体巧片Cla和C化的上表面的一部分。
[0巧5] 因此，第二半导体巧片C2的一部分可W堆叠在两个第一半导体巧片Cla和C化之 间的区域上方，并且第二半导体巧片C2的边缘中的两个可W分别突出超过两个第一半导 体巧片Cla和Qb中的每个第一半导体巧片的外边缘。
[0巧6] 参照图35,半导体封装件8-3包括封装基体基底10、附着到封装基体基底10的上 表面的两个第一半导体巧片Cla和Qb W及堆叠在两个第一半导体巧片Cla和Qb的上表 面上的第二半导体巧片C2。从封装基体基底10的上表面上方的角度看，第二半导体巧片 C2可W覆盖两个第一半导体巧片Cla和C化的上表面的一部分。
[0巧7] 因此，第二半导体巧片C2的一部分可W堆叠在两个第一半导体巧片Cla和C化之 间的区域上方，并且第二半导体巧片C2的边缘中的S个可W突出到两个第一半导体巧片 Cla和Qb中的每个半导体巧片的两个外边缘之外。
[025引图36是作为图32的半导体封装件8的修改例的半导体封装件8a的示例性剖视 图。
[0巧9] 参照图36,半导体封装件8a包括封装基体基底10、附着到封装基体基底10的上 表面的两个第一半导体巧片Cla和Qb W及堆叠在两个第一半导体巧片Cla和Qb的上表 面上的第二半导体巧片C2。
[0%0] 相对于封装基体基底10的上表面，第一半导体巧片Cla可W形成在与第一半导体 巧片C化相同的水平上。
[0%1] 第二半导体巧片C2的在与封装基体基底10的上表面平行的第一方向（例如，图 36中的水平方向）上的宽度可W小于两个第一半导体巧片Cla和Qb的在该第一方向上的 组合宽度。
[0%2] 然而，第二半导体巧片C2的一部分可W存在于在两个第一半导体巧片Cla和Clb 之外的区域中的两个第一半导体巧片Cla和C化之间的区域的上方。
[0%3] 因此，可W分开地形成覆盖两个第一半导体巧片Cla和Qb的第一模制构件610 W及覆盖第二半导体巧片C2的第二模制构件620。
[0264] 第一模制构件610可W覆盖两个第一半导体巧片Cla和Clb。第二模制构件620 可W覆盖第二半导体巧片C2。
[0265] 图37至图39是用于示出图36的半导体封装件8a的多个方面的示例性平面布置 图。详细地讲，图37至图39是用于示出包括在图36的半导体封装件8a中的两个第一半 导体巧片Cla和Qb W及第二半导体巧片C2之间的平面布置的平面图。因此，没有示出除 了封装基体基底10、两个第一半导体巧片Cla和Clb W及第二半导体巧片C2之外的组件。 [0%6] 参照图37,半导体封装件8a-l包括封装基体基底10、附着到封装基体基底10的 上表面的两个第一半导体巧片Cla和Qb W及堆叠在两个第一半导体巧片Cla和Qb的上 表面上的第二半导体巧片C2。从封装基体基底10的上表面上方的角度看，第二半导体巧片 C2可W覆盖两个第一半导体巧片Cla和C化