等离子体处理方法和等离子体处理装置的制造方法
【技术领域】
[0001]本发明涉及使用等离子体对形成在被处理基板上的多层膜进行蚀刻的等离子体处理方法和等离子体处理装置。
【背景技术】
[0002]3D-NAND闪存等的三维叠层半导体存储器包括将不同种类的层交替层叠多个而成的叠层膜(例如参照下述专利文献I)。在叠层膜有时会形成贯通至基底膜的深凹部(洞(孔)、沟(槽))，在该深凹部的形成中使用等离子体蚀刻。
[0003]在对这样的多层膜进行蚀刻的等离子体处理中，对构成叠层膜的种类不同的每个层进行蚀刻时，叠层数越多蚀刻次数越增大，生产率下降。因此，使用包含为了蚀刻种类不同的层所需要的各气体的全部的处理气体，对叠层膜进行等离子体蚀刻，由此能够通过一次等离子体蚀刻形成在不同种类的层中贯通的凹部。
[0004]在这样蚀刻叠层膜时，将图案化有用于在叠层膜上形成凹部的开口部的掩模层形成在叠层膜上，以该掩模层作为掩模对叠层膜进行等离子体蚀刻。具体而言，已知通过进行等离子体蚀刻的主蚀刻和之后使深孔的下端(底部)形状(底部CD值)扩大的过蚀刻而形成深孔。
[0005]现有技术文献
[0006]专利文献
[0007]专利文献1:日本特开2009-266944号公报
【发明内容】
[0008]发明想要解决的技术问题
[0009]但是，在这样的叠层膜的蚀刻中，在主蚀刻中逐渐深挖叠层膜时必须避免开口宽度扩大，在过蚀刻中必须通过使深孔的下端(底部)的形状(底部CD)扩大，以防止成为锥形状。如果深孔的下端(底部)形成为锥形状，则例如在后步骤中，有着在垂直硅蚀刻时不能够进行修正而导致对元件的电气特性造成影响等的问题。为了使得深孔的下端(底部)不成为锥状，在主蚀刻中使得与其它气体相比，氧气的流量比较小，使CF聚合物的深积量(附着量)较多，在过蚀刻中使得与其它气体相比，氧气的流量比较大，使CF聚合物的沉积量较少即可。
[0010]但是，这样做的话，如果CF聚合物的沉积量较少的过蚀刻的时间过长，则即使深孔的下端(底部)形状能够被调整为不成为锥状，也会过大地蚀刻至基底硅层而产生基底损失。相反地，如果CF聚合物的沉积量较多的主蚀刻的时间过长，则即使能够抑制对基底硅层的蚀刻(基底损失)，也不能够充分进行深孔的下端(底部)形状的调整。
[0011]于是，本发明鉴于上述问题而提出，其目的在于，提供一种在对多层膜进行等离子体蚀刻时，在扩大凹部的下端(底部)形状的同时能够抑制基底损失的等离子体处理方法等。
[0012]用于解决课题的技术方案
[0013]为了解决上述课题，根据本发明的一个方面，提供一种等离子体处理方法，其在处理室内配置被处理基板，通过生成处理气体的等离子体，以形成了图案的掩模层作为掩模对在上述被处理基板形成的多层膜进行等离子体蚀刻，该等离子体处理方法的特征在于:上述多层膜包括形成在基底硅膜上的相对介电常数不同的第一膜和第二膜交替叠层而成的叠层膜，该等离子体处理方法进行下述步骤:将包含氟碳类气体和氧气的处理气体导入上述处理室内生成等离子体，进行等离子体蚀刻，由此在上述叠层膜形成直至规定深度的凹部的主蚀刻步骤；和之后形成凹部直至基底硅膜露出的过蚀刻步骤，上述过蚀刻步骤反复进行2次以上的下述过蚀刻:使上述氧气对上述氟碳类气体的流量比相比于上述主蚀刻增加而进行的第一过蚀刻；使上述氧气对上述氟碳类气体的流量比相比于上述第一过蚀刻减少而进行的第二过蚀刻。
[0014]根据这样的本发明，在对多层膜进行等离子体蚀刻时，能够在主蚀刻步骤后，进行反复进行2次以上的CF类聚合物的沉积量少的第一过蚀刻和CF类聚合物的沉积量多的第二过蚀刻的过蚀刻步骤，因此能够扩大凹部的下端形状，并且CF类聚合物作为基底硅膜的保护膜起作用而抑制基底硅膜的蚀刻。由此能够抑制基底损失。
[0015]进一步，通过反复进行第一过蚀刻和第二过蚀刻，能够使在主蚀刻中残留的多层膜的蚀刻继续进行，并且当基底硅膜露出时抑制蚀刻的进行，因此也能够抑制基底损失的偏差。
[0016]为了解决上述课题，根据本发明的另一方面，提供一种等离子体处理装置，其通过在上述处理室内生成处理气体的等离子体，以形成了图案的掩模层作为掩模对在被处理基板形成的多层膜进行等离子体蚀刻，该等离子体处理装置的特征在于，包括:设置在上述处理室内的上部电极；与上述上部电极相对设置，配置上述被处理基板的下部电极，该被处理基板形成有包括形成在基底硅膜上的相对介电常数不同的第一膜和第二膜交替叠层而成的叠层膜的所述多层膜；对上述下部电极施加等离子体生成用高频电力的第一高频电源；对上述下部电极施加偏压用高频电力的第二高频电源；和控制部，该控制部使得进行下述步骤:将包含氟碳类气体和氧气的处理气体导入上述处理室内生成等离子体，进行等离子体蚀刻，由此在上述叠层膜形成直至规定深度的凹部的主蚀刻步骤；和之后形成凹部直至基底硅膜露出的过蚀刻步骤，上述控制部在上述过蚀刻步骤中反复进行2次以上的下述过蚀刻步骤:使上述氧气对上述氟碳类气体的流量比相比于上述主蚀刻增加而进行的第一过蚀刻；和使上述氧气对上述氟碳类气体的流量比相比于上述第一过蚀刻减少而进行的第二过蚀刻。
[0017]此外可以是，上述处理气体包含氢氟烃类气体，在上述第二过蚀刻中，使上述处理气体中的上述氢氟烃类气体的流量比为零或相比于上述第一过蚀刻减少。此外可以是，在上述第二过蚀刻中，在上述处理气体中含有上述CF4气体和NF3气体中的任一种或两种。
[0018]此外，上述第一过蚀刻和上述第二过蚀刻的反复次数优选为6次以上。此外，上述第二过蚀刻的处理条件与上述主蚀刻步骤的处理条件可以同样。另外，构成上述叠层膜的第一膜和第二膜中，一方例如为氧化硅膜，另一方例如为氮化硅膜。
[0019]为了解决上述课题，根据本发明的另一方面，提供一种等离子体处理方法，其在处理室内配置被处理基板，通过生成处理气体的等离子体，以形成了图案的掩模层作为掩模对在上述被处理基板形成的多层膜进行等离子体蚀刻，该等离子体处理方法的特征在于:上述多层膜包括形成在基底膜上的相对介电常数不同的第一膜和第二膜交替叠层而成的叠层膜，该等离子体处理方法进行下述步骤:将包含第一气体和第二气体的处理气体导入上述处理室内生成等离子体，进行等离子体蚀刻，由此在上述叠层膜形成直至规定深度的凹部的主蚀刻步骤；和之后形成凹部直至基底膜露出的过蚀刻步骤，上述过蚀刻步骤反复进行2次以上的下述过蚀刻:使上述第二气体对上述第一气体的流量比相比于上述主蚀刻增加而进行的第一过蚀刻；使上述第二气体对上述第一气体的流量比相比于上述第一过蚀刻减少而进行的第二过蚀刻。
[0020]此外可以是，在上述第二过蚀刻中，上述处理气体中的上述第一气体的流量比为零或相比于上述第一过蚀刻减少。此外，在上述第二过蚀刻中，在上述处理气体中包含第三气体。
[0021]此外，上述第一过蚀刻和上述第二过蚀刻的反复次数优选为6次以上。此外，上述第二过蚀刻的处理条件可以与上述主蚀刻步骤的处理条件同样。
[0022]发明效果
[0023]根据本发明，在对多层膜进行等离子体蚀刻时，能够在扩大凹部的下端(底部)形状的同时抑制基底损失，还能够抑制其偏差。
【附图说明】
[0024]图1是概念性表示经由本发明实施方式的等离子体处理方法进行的多层膜的蚀刻处理步骤能够制造得到的三维叠层半导体存储器的构造的表。
[0025]图2A是图1的A-A截面图。
[0026]图2B是图1的B-B截面图。
[0027]图3是表示能够实施该实施方式的蚀刻处理的等离子体处理装置的结构例的纵截面图。
[0028]图4是用于说明该实施方式的多层膜的膜构造的截面图。
[0029]图5是概念性地表示对图4所示的多层膜进行主蚀刻时的状况的截面图。
[0030]图6A是概念性地表示对图5所示的主蚀刻后的多层膜仅进行一次无沉积处理的过蚀刻的状况的截面图。
[0031]图6B是概念性地表示对图5所示的主蚀刻后的多层膜各进行一次无沉积处理的第一过蚀刻和沉积处理的第二过蚀刻的状况的截面图。
[0032]图6C是概念性地表示对图5所示的主蚀刻后的多层膜交替地反复进行多次无沉积处理的第一过蚀刻和沉积处理的第二过蚀刻的状况的截面图。
[0033]图7是表示该实施方式的蚀刻处理的概要的流程图。
[0034]图8A是该实施方式的蚀刻处理的步骤图，是用于说明本实施方式的蚀刻处理前的多层膜的截面图。
[0035]图8B是接着图8A的步骤图，是用于说明主蚀刻步骤后的状态的截面图。
[0036]图SC是接着图SB的步骤图，是用于说明过蚀刻步骤的途中状态的截面图。
[0037]图8D是接着图SC的步骤图，是用于说明过蚀刻步骤后的状态的截面图。
[0038]图9A是表示进行第一实验的比较例的蚀刻处理时的实验结果的图，图示了凹部截面的扫描型电子显微镜照片的迹线。
[0039]图9B是表示进行第一实验的本实施方式的蚀刻处理时的实验结果的图，图示了凹部截面的扫描型电子显微镜照片的迹线。
[0040]图1OA是表示进行第二实验的比较例的蚀刻处理时的实验结果的图，图示了凹部截面的扫描型电子显微镜照片的迹线。
[0041]图1OB是表示进行第二实验的本实施方式的蚀刻处理时的实验结果的图，图示了凹部截面的扫描型电子显微镜照片的迹线。
【具体实施方式】
[0042]以下参照附图对本发明的优选实施方式进行详细说明。另外，本说明书中的ImTorr 是(1^3X 101325/760)Pa0
[0043](三维叠层半导体存储器的构造)
[0044]首先，对于能够经过本发明的一实施方式的等离子体处理方法的工艺制造得到的三维叠层半导体存储器的具体的结构例，参照附图进行说明。此处，作为三维叠层半导体存储器的一个例子举出3D-NAND闪存。图1是概念性表示3D-NAND闪存的构造的立体图。图2A是图1所示的3D-NAND闪存的A-A截面图。图2B是图1所示的3D-NAND闪存的B-B截面图。
[0045]图1所示的NAND闪存例如由各自成为可擦的一个单位的多个块构成。图1中，例示了二个块BK1、BK2。源极扩散层DL在半导体基板内形成，例如对全部块共用地设置有一个。源极扩散层DL经由接触插塞PS与源极线SL连接。在源极扩散层DL上，形成包括例如相对介电常数不同的第