挡层。阻挡层的厚度范围为5埃至20埃。在阻挡层218上形成金属电极层219，金属电极层的材料可以选择为但不限于Al、W或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成金属电极层。在采用上述工艺形成金属电极层的过程中没有空洞的形成。在半导体衬底200中NMOS区域中形成金属栅极结构叠层。
[0050]如图2F所示，执行化学机械研磨(CMP)工艺以平坦化NMOS区域和PMOS区域，以在NMOS区域中形成金属栅极220。CMP工艺可以具有金属电极层对层间介电层的高刻蚀选择t匕。采用CMP工艺去除多余的金属电极层、功函数金属层、阻挡层、覆盖层和高K介电层以露出层间介电层，并且使PMOS区域中的金属栅极213的顶部、NMOS区域中的金属栅极220的顶部、栅极间隙壁和层间介电层的顶部齐平。CMP工艺为金属栅极213、金属栅极220，以及层间介电层提供基本平坦的表面。还可以采用回刻蚀工艺去除多余的金属栅极薄膜以及高K介电层以露出层间介电层，以形成金属栅极220。
[0051]参照图3，其中示出了根据本发明一个实施方式制作具有后HK/后MG结构的半导体器件的的工艺流程图，用于简要示出整个制造工艺的流程。
[0052]在步骤301中，提供一半导体衬底，在半导体衬底上形成有层间介电层(ILD0)，PMOS区域中的虚拟栅极结构和NMOS区域中虚拟栅极结构。去除PMOS区域中的虚拟栅极结构和NMOS区域中的虚拟栅极结构，以形成第一金属栅极沟槽和第二金属栅极沟槽；
[0053]在步骤302中，所述半导体衬底上依次沉积形成界面层、高K介电层，在高K介电层上形成牺牲层以填充第一金属栅极沟槽和第二金属栅极沟槽；
[0054]在步骤303中，去除位于层间介电层上的牺牲层，采用光刻工艺去除PMOS区域中的牺牲层以露出第一金属栅极沟槽；
[0055]在步骤304中，在所述半导体衬底上依次形成覆盖层、第一阻挡层、P型功函数金属层、第二阻挡层和金属电极层以填充第一金属栅极沟槽，执行平坦化或者回刻蚀工艺以在PMOS区域中形成第一金属栅极结构，露出层间介电层；
[0056]在步骤305中，去除NMOS区域中的牺牲层以露出第二金属栅极沟槽，在所述半导体衬底上依次形成覆盖层、第三阻挡层、N型功函数金属层、第四阻挡层和金属电极层以填充第二金属栅极沟槽；
[0057]在步骤306中，执行平坦化或者回刻蚀工艺以在NMOS区域中形成第二金属栅极结构，露出层间介电层。
[0058]图4A-4F为根据本发明另一个实施方式制作具有后HK/后MG结构的半导体器件相关步骤所获得的器件的剖面结构示意图；下面将结合图4A-4F对本发明所述半导体器件的制备方法进行详细描述。如图4A所示，提供半导体衬底400，半导体衬底400可包括任何半导体材料，此半导体材料可包括但不限于:S1、SiC、SiGe, SiGeC, Ge合金、GeAs、InAs、InP,以及其它II1- V或I1- VI族化合物半导体。也是可选地，半导体衬底400可以包括外延层。半导体衬底400还可以包括有机半导体或者如Si/SiGe、绝缘体上娃(SOI)、或者绝缘体上SiGe (SGOI)的分层半导体。
[0059]半导体衬底400包括各种隔离结构401，这些隔离部件可以包括不同结构，并且由不同的处理技术来形成。例如隔离部件可以包括浅沟槽隔离部件(STI)。半导体衬底400还包括讲。
[0060]半导体衬底400包括NMOS区域和PMOS区域，NMOS区域具有形成在均匀掺杂的沟道区上的虚拟栅极结构，所述虚拟栅极结构包括栅极氧化层和虚拟栅极，以及栅极氧化物层和虚拟栅极两侧形成的栅极间隙壁，PMOS区域具有形成在均匀掺杂的沟道区上的虚拟栅极结构，所述虚拟栅极结构包括栅极氧化层和虚拟栅极，以及栅极氧化物层和虚拟栅极两侧形成的栅极间隙壁，虚拟栅极的材料可以为多晶硅或者为氮化硅或者无定型碳，其中，虚拟栅极的材料优选未掺杂的多晶硅，栅极间隙壁可以为氧化硅、氮化硅、氮氧化硅中一种或者他们组合构成。作为本实施例的一个优化实施方式，所述间隙壁为氧化硅、氮化硅共同组成。半导体衬底400还包括位于NMOS虚拟栅极和PMOS虚拟栅极两侧的源漏区。
[0061]在半导体衬底400和虚拟栅极上方形成层间介电层402。实施化学机械研磨(CMP)工艺去除多余的层间介电层，使得露出虚拟栅极的虚拟栅极层。还可以采用其他的方式形成层间介电层以露出虚拟栅极的虚拟栅极层。
[0062]实施刻蚀工艺以去除NMOS区域和PMOS区域中的虚拟栅极和栅极氧化层保留位于虚拟栅极和栅极氧化层两侧的栅极间隙壁403，以在NMOS区域和PMOS区域中形成金属栅极沟槽。刻蚀工艺可以包括干法刻蚀、湿法刻蚀或者干法刻蚀和湿法刻蚀的组合。在去除虚拟栅极以露出半导体衬底的表面之后，也可以采用例如稀释的氢氟酸或其他适合工艺以去除栅极氧化层，以完全露出半导体衬底的表面形成金属栅极沟槽。
[0063]在层间介电层402上、栅极间隙壁403上、金属栅极沟槽的底部及层面上沉积形成界面层(IL)和高K (HK)介电层404。IL层的可以为热氧化层、氮的氧化物层、化学氧化层或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成界面层。界面层的厚度范围为5埃至10埃。高K电介质的材料可以选择为但不限于La0、BaZr0、A10、HfZr0、HfZrON, HfLaO, HfS1N, HfS1, LaS1, AlS1, HfTaO, HfT1, (Ba, Sr) T13 (BST)、A1203、Si3N4、氮氧化物或者其他适合的材料。可以采用CVD、ALD或者PVD等适合的工艺形成高K介电层。高K介电层的厚度范围为10埃至30埃。
[0064]接着，在高K介电层404上沉积形成牺牲层405，所述牺牲层405的材料可以选择为但不限于非晶硅、非晶碳化物、或者其他适合的材料，所述牺牲层405在金属、氧化物、SiN、S1N、S1BN、S1CN等材料中具有高选择比。可以采用CVD、ALD等适合的工艺形成牺牲层。形成所述牺牲层405的工艺中，为了避免增加额外的热预算，形成所述牺牲层405的反应温度小于400°C。所述牺牲层405具有良好的间隙填充能力。
[0065]如图4B所示，采用平坦化工艺或者回刻蚀工艺去除位于层间介电层402上的牺牲层，以露出层间介电层402或者高K介电层404的表面。优选地，采用化学机械研磨工艺执行所述平坦化，所述回刻蚀可以采用湿法刻蚀或者干法刻蚀。
[0066]在牺牲层405的表面上形成图案化的光刻胶层406,所述图案化的光刻胶层406覆盖PMOS区域露出NOMS区域。根据图案化的光刻胶层406去除NMOS区域中的牺牲层，以露出高K介电层。可以采用湿法刻蚀或者干法刻蚀去除PMOS区域中的牺牲层。
[0067]在本发明的一具体实施例中，可以采用干法刻蚀去除NMOS区域中的牺牲层，干法蚀刻工艺包括但不限于:反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。例如采用等离子体刻蚀，刻蚀气体可以采用基于氧气(02-based)的气体。具体的，采用较低的射频能量并能产生低压和高密度的等离子体气体来实现干法刻蚀。作为一个实例，采用等离子体刻蚀工艺，采用的刻蚀气体为基于氧气(02-based)的气体，刻蚀气体的流量范围可为50立方厘米/分钟(sccm)?150立方厘米/分钟(sccm),反应室内压力可为5毫托(mTorr)?20毫托(mTorr)。其中,干法刻蚀的刻蚀气体还可以是溴化氢气体、四氟化碳气体或者三氟化氮气体。需要说明的是上述蚀刻方法仅仅是示例性的，并不局限与该方法，本领域技术人员还可以选用其他常用的方法。
[0068]然后，去除图案化的光刻胶层406，以露出PMOS区域中的牺牲层405’以及NMOS区域中的高K介电层，在NMOS区域中形成沟槽407。
[0069]如图4C所示，在半导体衬底400上形成覆盖层408，具体的，在沟槽407的底部以及侧壁，高K介电层404和NMOS区域的牺牲层405’上形成覆盖层408，覆盖层408的材料可以为 La203、AL2O3、Ga2O3、ln203、MoO、Pt、Ru、TaCNO、Ir、TaC、MoN、WN、TixNh 或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成覆盖层。覆盖层的厚度范围为5埃至20埃。在覆盖层408上沉积形成阻挡层409，阻挡层的材料可以选择为但不限于TaN、Ta、TaAl或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成阻挡层。阻挡层的厚度范围为5埃至20埃。在阻挡层409上形成N型功函数金属层410，N型功函数金属层(NWF)为NMOS功函数金属可调层，N型功函数金属层的材料可以选择为但不限于TaC、T1、Al、TixAlh或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成N型功函数金属层。N型功函数金属层的厚度范围为10埃至80埃。在N型功函数金属层410上形成阻挡层411，阻挡层的材料可以选择为但不限于TaN、Ta、TaAl或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成阻挡层。阻挡层的厚度范围为5埃至20埃。在阻挡层411上形成金属电极层412，金属电极层的材料可以选择为但不限于Al、W或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成金属电极层。在采用上述工艺形成金属电极层的过程中没有空洞的形成。在半导体衬底400中NMOS区域中形成金属栅极结构叠层。
[0070]如图4D所示，执行化学机械研磨(CMP)工艺以平坦化NMOS区域和PMOS区域，以在NMOS区域中形成金属栅极413。CMP工艺可以具有金属电极层对层间介电层的高刻蚀选择比。采用CMP工艺去除位于层间介电层402上的金属电极层、功函数金属层、阻挡层、覆盖层和高K介电层，以露出层间介电层，并且使NMOS区域中的金属栅极层的顶部、PMOS区域中的牺牲层的顶部、栅极间隙壁和层间介电层的顶部齐平。CMP工艺为金属栅极413、牺牲层，以及层间介电层提供基本平坦的表面。还可