导体区域22的被包括在沟道区域10中的部分被限定为沟道区域10的具有比另一部分的杂质密度更高的杂质密度的部分。在本实施例中，N型半导体区域22的被包括在沟道区域10中的部分的杂质密度高于N型半导体区域22的另一部分(即未被包括在沟道区域10中的部分)的杂质密度。
[0045]沟道区域10的至少一部分和N型半导体区域22的至少一部分提供要作为JFET的沟道电流的路径的区域。具体而言，在当在平面视图中观看时与栅极区域9交叠的部分中形成受栅极区域9控制的沟道。至少在N型半导体区域22的被包括在沟道区域10中的部分中形成沟道。
[0046]本实施例的JFET包括多个栅极区域9。当在平面视图中观看时，沟道区域10与栅极区域9中的每一个相交。沟道区域10被布置、定位、放置或设置为从源极侧到漏极侧穿过栅极区域9。沟道区域10的一部分(在图1中指示为区域1d)形成JFET的漏极区域。
[0047]栅极区域9和N型半导体区域22被布置、定位、放置或设置在彼此不同的深度处。当在平面视图中观看时，沟道区域9和N型半导体区域22至少部分地彼此交叠。在本实施例中，N型半导体区域22到与半导体衬底100的表面平行的平面上的正交投影与栅极区域9到该平面上的正交投影相同。例如，可使用相同的掩模通过离子注入来形成栅极区域9和N型半导体区域22，由此栅极区域9和N型半导体区域22的正交投影可彼此相同。即使使用相同的掩模，如果使用不同的杂质来形成栅极区域9和N型半导体区域22，则也可能存在扩散长度的差异。因此，即使使用相同的掩模，栅极区域9和N型半导体区域22的正交投影也不一定彼此完全相同。
[0048]源极区域11的杂质密度高于沟道区域10的杂质密度。源极区域11经由接触插塞12电连接到输出线14。FD区域3电连接到栅极区域9。在上述配置中，JFET基于FD区域3的电压来输出信号。
[0049]复位MOS (metal oxide semiconductor，金属氧化物半导体)晶体管包括P型漏极区域5、P型源极区域7和栅电极8。漏极区域5经由接触插塞6电连接到复位漏极配线13。复位MOS晶体管的源极区域7电连接到JFET的栅极区域9。在上述配置中，复位MOS晶体管对JFET的栅极的电压进行复位。可以简单地将MOS晶体管用作复位晶体管。包括JFET在内的其他类型的晶体管可用作复位晶体管。
[0050]本实施例的JFET包括多个栅极区域9，当在平面视图中观看时这些栅极区域9是散开的。栅极区域9被布置、定位、放置或设置为在平面视图中夹着源极区域11。换言之，源极区域11到与半导体衬底的表面平行的平面上的正交投影在该平面中位于栅极区域9到该平面上的正交投影之间。另外，本实施例的JFET包括多个漏极区域。更确切地说，沟道区域10包括多个漏极侧部分10d。每个漏极区域相对于栅极区域9中的相应一个被布置、定位、放置或设置在源极区域10的相对侧。对于每个栅极区域9形成沟道。当在平面视图中观看时，栅极区域9可被布置、定位、放置或设置为彼此平行。栅极区域9通过具有与栅极区域9相同的导电类型的半导体区域彼此电连接。在本实施例中，FD区域3和复位MOS晶体管的源极区域7将栅极区域9彼此电连接。
[0051]根据上述配置，可以加宽JFET的有效沟道宽度。也就是说，可以提高JFET的驱动能力。因此，成像装置可以以高速操作。JFET可以只包括单个栅极区域。具体而言，图1中所示的两个栅极区域9之一和相应的漏极区域可被去除。
[0052]图2是示意性示出本实施例的成像装置的截面结构的图。图2示意性示出了沿着图1中的A-B线的截面结构。图2的与图1中所示的元素相对应的元素由与图1相同的附图标记来指称。
[0053]图2示出了半导体衬底100。在半导体衬底100上设有未示出的绝缘膜。半导体衬底100的表面SR被定义为半导体衬底100与未示出的绝缘膜之间的界面。沟道长度方向被定义为与图2的纸平面和表面SR都平行的方向。
[0054]在N型半导体区域15中形成光电二极管和JFET。JFET的漏极电流(或者说沟道电流)由N型半导体区域15提供。被配置来为N型半导体区域15提供漏极电流的漏极电流提供部在像素区域的一部分中或者在像素区域外部形成。漏极电流提供部例如包括连接半导体衬底和配线的接触插塞。
[0055]在N型半导体区域15下方，设有N型半导体区域16，其具有比N型半导体区域15的杂质密度高的杂质密度。半导体衬底100的电阻可被N型半导体区域16降低。因此，可以减小由于为JFET提供的漏极电流而引起的电压降。从而，可以减小噪声，诸如因为半导体衬底的电压依据位置而变化的原因发生的阴影(shading)。结果，可以改善图像质量。否则，可以增大漏极电流。结果，成像装置可以以高速操作。
[0056]沟道区域10的漏极侧部分1d可被省略，并且N型半导体区域15的一部分可形成漏极区域。在此配置中，N型半导体区域15的杂质密度低于N型半导体区域22的杂质密度。漏极区域不限于沟道区域10的漏极侧部分1d和N型半导体区域15的一部分。漏极区域可被限定为在平面视图中邻近要形成沟道的区域布置、定位、放置或设置的N型半导体区域。
[0057]栅极区域9包括面栅区域9-1和埋栅区域9-2。面栅区域9_1和埋栅区域9_2都是P型的。面栅区域9-1和埋栅区域9-2被布置、定位、放置或设置在彼此不同的深度处。沟道区域10被布置、定位、放置或设置在面栅区域9-1与埋栅区域9-2之间的深度处。在上述配置中形成横向JFET。在横向JFET中，沟道长度方向与半导体衬底100的表面SR平行。
[0058]面栅区域9-1和埋栅区域9-2彼此电连接。面栅区域9-1与埋栅区域9_2之间的连接部被布置、定位、放置或设置为当在平面视图中观看时不与沟道区域10交叠。根据上述配置，JFET的沟道可以由面栅区域9-1和埋栅区域9-2这两者来控制。
[0059]当在平面视图中观看时，面栅区域9-1和埋栅区域9-2彼此交叠。换言之，面栅区域9-1到与半导体衬底的表面平行的平面上的正交投影与埋栅区域9-2到该平面上的正交投影相同。在上述配置中，面栅区域9-1和埋栅区域9-2可以用相同的掩模来形成，这对于减小JFET的特性的波动是有利的。
[0060]面栅区域9-1的正交投影不一定与埋栅区域9-2的正交投影完全相同。例如，面栅区域9-1、埋栅区域9-2和沟道区域10可被布置、定位、放置或设置成使得在平面视图中面栅区域9-1与沟道区域10相交，而在平面视图中埋栅区域9-2完全包含沟道区域10。在上述配置中，面栅区域9-1和埋栅区域用不同掩模形成。
[0061]可以省略面栅区域9-1或埋栅区域9-2中的任一者。在本实施例中，当在平面视图中观看时散开的栅极区域9之中的每一个包括面栅区域9-1和埋栅区域9-2。然而，在平面视图中散开的栅极区域9之中的至少一个可具有面栅区域9-1或者埋栅区域9-2。
[0062]N型半导体区域22被布置、定位、放置或设置在面栅区域9-1与埋栅区域9-2之间的深度处。换言之，在面栅区域9-1和N型半导体区域22之间有PN结。另外，在埋栅区域9-2和N型半导体区域22之间有PN结。面栅区域9-1、埋栅区域9_2和N型半导体区域22可通过离子注入来形成。在该情况下，可以调整用于形成面栅区域9-1、埋栅区域9-2和N型半导体区域22的注入能量，使得N型半导体区域22被布置、定位、放置或设置在面栅区域9-1和埋栅区域9-2之间的深度处。
[0063]图2示出了 N型半导体区域22的被包括在沟道区域10中的部分。换言之，在图2中被指称为N型半导体区域22的区域被包括在沟道区域10中，并且具有比沟道区域10的其他部分的杂质密度更高的杂质密度。因此，沟道区域10的漏极侧部分1d的杂质密度低于N型半导体区域22的杂质密度。由于向JFET的漏极施加的电压高于向源极施加的电压，所以沟道中的电子从沟道区域10的源极侧部分1s朝着漏极侧部分1d漂移。也就是说，朝着电子漂移的方向按顺序布置、定位、放置或设置具有较高杂质密度的N型半导体区域22和具有较低杂质密度的漏极侧部分10d。
[0064]一般来说，半导体区域中的杂质密度分布或者说杂质分布是不均匀的。在该情况下，沿着深度方向的杂质密度分布的峰值处的杂质密度可被相互比较。可通过二次离子质谱法(Secondary 1n Mass Spectrometry, SIMS)等来执行对杂质密度的测量。
[0065]在本实施例中，N型半导体区域22的厚度小于沟道区域10的厚度。N型半导体区域22的厚度小于面栅区域9-1和埋栅区域9-2之间的距离。N型半导体区域22的厚度不限于上述关系。
[0066]在本实施例中，为了描述性的目的，沟道区域10和N型半导体区域22被说明为它们有别于彼此。实际上，单个N型半导体区域可包括多个具有不同杂质密度的区域。例如，单个N型半导体区域包括与N型半导体区域22相对应的具有较高杂质密度的第一区域和与沟道区域10的漏极侧部分1d相对应的具有较低杂质密度的第二区域。
[0067]图3A是示意性示出本实施例的成像装置的截面结构的图。图3示意性示出了沿着图1中的C-D线的截面结构。图3A的与图1中和/或图2中所示的元素相对应的元素由与图1和/或图2相同的附图标记来指称。沟道宽度方向被定义为与图3A的纸平面和表面SR都平行的方向。
[0068]如图3A中所示，关于在源极区域11正下方的区域，在沟道区域10和N型半导体区域15之间未设有P型半导体区域。然而，沟道区域10和N型半导体区域15彼此电隔离。具体而言，由图2中所示的两个埋栅区域9-2与N型半导体区域15之间的PN结提供的耗尽区域形成沟道区域10与N型半导体区域之间的势皇。耗尽区域或者说势皇防止了沟道区域10和N型半导体区域15之间的欧姆导电。实际上，电势分布可被设计成使得沟道区域10与N型半导体区域15之间沿着与表面SR垂直的方向的电阻可高于JFET的源极与漏极之间沿着沟道长度方向的电阻。
[0069]图3B是示意性示出本实施例的成像装置的截面结构的图。图3B示意性示出了沿着图1中的E-F线的截面结构。图3B的与图1至图3A的任何一幅中所示的元素相对应的元素由与图1至图3A相同的附图标记来指称。沟道宽度方向被定义为与图3B的纸平面和表面SR都平行的方向。
[0070]如上所述，面栅区域9-1和埋栅区域9-2彼此电连接。在本实施例中，具有相同导电类型的区域电连接面栅区域9-1和埋栅区域9-2。例如，在图3B中，FD区域3和复位MOS晶体管的源极区域7可朝着半导体衬底中