因此，如图5所示，JFET的沟道长度由第一开口 209的末端来限定。JFET的沟道宽度由第二开口 210的末端来限定。
[0099]根据上述配置，即使用于形成栅极区域9的第一掩模17和用于形成沟道区域10的第二掩模18之间可能存在对准误差，JFET的沟道的形状也几乎是稳定的，或者说不变的。因此，可以减小JFET的沟道长度和沟道宽度的波动。结果，可以减小JFET的特性的波动。
[0100]在本实施例中，第一开口包括由第一掩模17划分的多个开口 209L和209R。当在平面视图中观看时，开口 209L和209R中的每一个都与第二开口 210相交。换言之，所述多个开口 209L和209R到与半导体衬底100的表面平行的平面上的正交投影中的每一个都与第二开口 210的正交投影相交。当在平面视图中观看时，第二开口 210的源极侧部分210s与第一掩模17交叠，具体而言，与第一掩模17的被布置、定位、放置或设置在两个开口 209L和209R之间的部分交叠。
[0101]当在平面视图中观看时，第一开口 209与第三开口 203和207部分交叠。换言之，第一开口 209到与半导体衬底100的表面平行的平面上的正交投影与第三开口 203和207到该平面上的正交投影部分交叠。
[0102]根据上述配置，可以加宽JFET的有效沟道宽度。也就是说，可以提高JFET的驱动能力。因此，成像装置可以以高速操作。
[0103]当在平面视图中观看时，整个第二开口 210与第三掩模19交叠。在此配置中，可以减少在利用第三掩模19以杂质来掺杂半导体衬底100时被掺杂到沟道区域10中的杂质的量。因此，即使形成电连接栅极区域9的P型半导体区域，也可以减小JFET的电气特性的波动。
[0104]在本实施例中，形成JFET的沟道的区域包括N型半导体区域22和沟道区域10的漏极侧部分10d。沟道区域10的漏极侧部分1d的杂质密度低于N型半导体区域22的杂质密度。在另一个方面中，在形成JFET的沟道的区域中，杂质密度分布被形成为使得杂质密度沿着沟道中的载流子漂移的方向变低。根据上述配置，可以缓和JFET的漏极附近的电场。以下，将参照附图详细描述电场的缓和。
[0105]图6A-6C分别示意性示出了图2中所示的JFET的截面结构的一部分。图6A-6C的与图2所示的元素相对应的元素由与图2相同的附图标记来指称。在图6A-6C中，示出了来自栅极区域9的耗尽层DEP。在图6中耗尽层DEP的形状是示意性的。实际上，耗尽层DEP具有取决于杂质分布的形状。
[0106]图6A示意性示出了当源极电压Vs和漏极电压Vd相等时的耗尽层DEP的形状。图6B示意性示出了当漏极电压Vd高于源极电压Vs时的耗尽层DEP的形状。图6C示意性示出了当漏极电压Vd与源极电压Vs之间的差变得比图6B中的更大时的耗尽层DEP的形状。
[0107]如图6B中所示，随着漏极电压Vd变得更高，耗尽层DEP在漏极侧的扩展变得更大。因此，来自面栅区域9-1的耗尽层和来自埋栅区域的耗尽层变得接近彼此。当漏极电压Vd与源极电压Vs之间的差变大到一定程度时，来自面栅区域9-1的耗尽层和来自埋栅区域的耗尽层变为空间上连续，或者说合并，如图6C所示。因此，在漏极区域附近生成夹断区域POR。
[0108]在图6B所示的状态中，中性区域经过形成沟道的N型半导体区域从漏极区域延续到源极区域。因此，当在漏极和源极之间施加电压时，在漏极区域和源极区域之间形成具有和缓梯度的电势。然而，当生成夹断区域POR时，漏-源电压的大部分被施加在夹断区域POR之间。换言之，在夹断区域POR中生成大的或者说强烈的电场。
[0109]如果在JFET的漏极附近生成大电场，则沟道中的载流子在漏极附近引起碰撞电离，从而生成电子-空穴对。所生成的电子或空穴可进入栅极区域9或者累积信号载流子的光电转换单元中，由此可能生成噪声。缓和JFET的漏极周围的电场可防止产生引起噪声的碰撞电离。结果，可以减少像素中的噪声。
[0110]一般来说，JFET的沟道电流在漏极区域附近的夹断区域中引起碰撞电离。因此，为了缓和夹断区域的电场并且防止碰撞电离，使漏极区域的杂质密度低是有利的。然而，取决于漏-源电压，在沟道的大部分中可生成夹断区域。因此，当沟道的至少一部分具有杂质密度沿着沟道中的载流子漂移的方向变低的杂质密度分布时，电场可得以缓和。
[0111]在本实施例中，JFET的沟道可以在不形成沟道区域10的情况下仅由N型半导体区域22形成。在此情况中，N型半导体区域15的一部分形成漏极区域。在没有沟道区域10的情况下，JFET的沟道宽度被限定为FD区域3与复位MOS晶体管的源极区域7之间沿着沟道宽度方向的距离。
[0112]这里，将说明本实施例的变型。图7A是示意性示出本实施例的成像装置的平面结构的图。在图7A中示出了 JFET。图7A的与图1中所示的元素相对应的元素由与图1相同的附图标记来指称。成像装置的结构与第一实施例类似，除了另作说明的那些以外。
[0113]本实施例的特征之一在于JFET的栅极区域61的形状。具体而言，当在平面视图中观看时，栅极区域61围绕沟道区域10的源极侧部分10s。当在平面视图中观看时，栅极区域61的两个部分分别与沟道区域10相交。沟道区域10的源极侧区域1s和漏极侧区域1d的每一个都不与栅极区域61交叠。源极侧区域1s和漏极侧区域1d的每一个都从栅极区域61向外突出。因此，JFET的沟道长度由栅极区域61的末端来限定。JFET的沟道宽度由沟道区域10的末端来限定。
[0114]根据上述配置，即使用于形成栅极区域61的掩模和用于形成沟道区域10的掩模之间可能存在对准误差，JFET的沟道的形状也几乎是稳定的，或者说不变的。因此，可以减小JFET的沟道长度和沟道宽度的波动。结果，可以减小JFET的特性的波动。
[0115]在图7A所示的变型中，栅极区域61是空间上连续的。面栅区域和埋栅区域经由连接部彼此电连接，该连接部当在平面视图中观看时不与沟道区域10交叠。因此，可以加宽JFET的有效沟道宽度，同时省略了形成具有与两个栅极区域相同的导电类型并且连接两个栅极区域的半导体区域的步骤。例如，可以省略形成图1所示的FD区域3的步骤。
[0116]这里，将说明另一变型。图7B是示意性示出本实施例的成像装置的截面结构的图。在图7B中示出了 JFET。图7B的与图1中所示的元素相对应的元素由与图1相同的附图标记来指称。成像装置的结构与第一实施例类似，除了另作说明的那些以外。
[0117]在图7B所示的JFET中，栅极区域9包括面栅区域9_1和埋栅区域9_3。埋栅区域9-3包括在平面视图中具有与面栅区域9-1不同的形状的P型半导体区域。埋栅区域9-3电连接到面栅区域9-1。在图7B中，埋栅区域9-3的平面形状与沟道区域10的平面形状相同。或者，当在平面视图中观看时，埋栅区域9-3可以完全包含沟道区域10。
[0118]在图7B所示的JFET中，仅在源极附近布置、定位、放置或设置高杂质密度的N型半导体区域。形成沟道的区域的至少一部分可具有杂质密度分布使得从源极区域到漏极区域杂质密度变低。
[0119]这里，将说明另一变型。图7C是示意性示出本实施例的成像装置的截面结构的图。在图7C中示出了 JFET。图7C的与图1中所示的元素相对应的元素由与图1相同的附图标记来指称。成像装置的结构与第一实施例类似，除了另作说明的那些以外。图6C中所示的JFET的栅极区域9只包括埋栅区域9-2。
[0120]在这些变型中，减少了碰撞电离。因此，可以减小噪声。
[0121 ] 如上所述，根据一些实施例，可以减小噪声。
[0122]第二实施例
[0123]现在，将描述另一实施例。与第一实施例的差异在于在JFET的源极区域下方设有减小寄生JFET电流的结构。说明将集中于与第一实施例的差异，并且将省略对与第一实施例相同的结构的说明。
[0124]图8是示意性示出本实施例的成像装置的平面结构的图。在图8中示出了 JFET。图8的与图1中所示的元素相对应的元素由与图1相同的附图标记来指称。
[0125]本实施例的像素包括P型半导体区域21。当在平面视图中观看时，半导体区域21与源极区域11交叠。换言之，P型半导体区域21到与半导体衬底的表面平行的平面上的正交投影与源极区域11到该平面上的正交投影交叠。当在平面视图中观看时，P型半导体区域21被布置、定位、放置或设置在两个栅极区域9之间。换言之，P型半导体区域21到与半导体衬底的表面平行的平面上的正交投影位于两个栅极区域9到该平面上的正交投影之间。
[0126]图9A是示意性示出本实施例的成像装置的截面结构的图。图9A示意性示出了沿着图8中的G-H线的截面结构。图9A的与图1至8的任何一幅中所示的元素相对应的元素由与图1至8相同的附图标记来指称。
[0127]如图9A所示，P型半导体区域21被布置、定位、放置或设置在比沟道区域10更深的位置。当通过离子注入来形成P型半导体区域21和沟道区域10时，沿着P型半导体区域21的深度方向的杂质密度分布的峰位于比沿着沟道区域10的深度方向的杂质密度分布的峰更深的位置。深度方向被定义为与表面SR垂直的方向。
[0128]在本实施例中，整个P型半导体区域21被布置、定位、放置或设置在与埋栅区域9-2相同的深度处。在图9A中，P型半导体区域21和埋栅区域9-2彼此电连接。可以空间上连续地形成P型半导体区域21和埋栅区域9-2。
[0129]图9B是示意性示出本实施例的成像装置的截面结构的图。图9B示意性示出了沿着图8中的1-J线的截面结构。图9B的与图1至8的任何一幅中所示的元素相对应的元素由与图1至8相同的附图标记来指称。
[0130]如图9B中所示，P型半导体区域21在沟道宽度方向上比沟道区域10宽。在本实施例中，P型半导体区域21延伸到如下程度:P型半导体区域21到达FD区域3正下方的区域以及复位MOS晶体管的源极区域7正下方的区域。
[0131]沿着图8中的K-L线的截面结构与第一实施例的相同。也就是说，图3B示意性示出了本实施例的截面结构。
[0132]根据上述配置，沟道区域10和N型半导体区域15之间的电阻可能较高。结果，可以减小流过除了由栅极区域9和沟道区域10限定的沟道以外的区域的寄生电流。由于寄生电流对于栅电压的依从性低，所以大寄生电流可恶化JFET的电流-电压特性。因此，减小寄生电流可改善JFET的电流-电压特性。
[0133]P