的深处延伸至它们可电连接面栅区域9-1和埋栅区域9-2的程度。虽然在图3中，面栅区域9-1和埋栅区域9-2被布置、定位、放置或设置成它们之间有一段距离，但作为另一变型，面栅区域9-1和埋栅区域9-2可通过沿着与表面SR垂直的方向的杂质扩散形成为空间上连续。
[0071]在图3B中，N型半导体区域22要么和FD区域3要么和复位MOS晶体管的源极区域I交叠的区域可具有P型或N型导电性。
[0072]在本实施例中，栅极区域9和沟道区域10在图1所示的平面结构中彼此相交。换言之，栅极区域9到与半导体衬底的表面平行的平面上的正交投影和沟道区域10到与半导体衬底的表面平行的平面上的正交投影彼此相交。
[0073]栅极区域9和沟道区域10的相交意指每个区域被布置、定位、放置或设置成穿越另一区域。换言之，栅极区域9的至少两个部分从沟道区域10向外突出并且沟道区域10的至少两个部分从栅极区域9向外突出。
[0074]沟道区域的当在图1的平面视图中观看时被布置、定位、放置或设置在两个栅极区域9之间的部分被限定为沟道区域10的源极侧部分10s。沟道区域10内的相对于栅极区域9被布置、定位、放置或设置在源极侧区域1s的相对侧的部分被限定为沟道区域10的漏极侧部分10d。图2还分别指示出源极侧部分1s和漏极侧部分10d。沟道区域10的源极侧部分1s和漏极侧部分1d的每一个都不与栅极区域9交叠。换言之，沟道区域10的正交投影的源极侧部分1s和漏极侧部分1d分别从栅极区域9的正交投影向外突出。因此，如图2中所示，JFET的沟道长度由栅极区域9的末端来限定。如图3B中所示，JFET的沟道宽度由沟道区域10的末端来限定。
[0075]根据上述配置，即使用于形成栅极区域9的掩模和用于形成沟道区域10的掩模之间可能存在对准误差，JFET的沟道的形状也几乎是稳定的，或者说恒定的，或者说不变的。因此，可以减小JFET的沟道长度和沟道宽度的波动。结果，可以减小JFET的特性的波动。
[0076]不管栅极区域9的形状或者沟道区域10的形状如何，都可实现JFET的电气特性的波动的减小。因为当在平面视图中观看时栅极区域9和沟道区域彼此相交之处的结构，可获得波动的减小。栅极区域9在平面视图中的外周可包括沿着沟道宽度方向的两条平行线，如图1中所示。在此配置中，可以更多地减小电气特性的波动。沟道区域10在平面视图中的外周可包括沿着沟道长度方向的两条平行线，如图1中所示。在此配置中，可以更多地减小电气特性的波动。栅极区域9和/或沟道区域10可分别具有矩形形状，使得用于形成栅极区域9和沟道区域的掩模可得到简化。栅极区域9和沟道区域10的外周可包括曲线。在此配置中，可以减小由于旋转对准误差引起的JFET的电气特性的波动。
[0077]JFET的沟道长度被限定为栅极区域9的漏极侧端和源极侧端之间的距离。当在平面视图中观看时沟道区域10的漏极侧部分1d和源极侧部分1s被划分成栅极区域9的两侧，这导致了特性的波动的减小。换言之，特性的波动的减小可通过沟道区域10的正交投影的源极侧部分1s和漏极侧部分1d中的每一个从栅极区域9的正交投影中向外突出来获得。
[0078]以下，将说明本实施例的成像装置的制造方法的示例。图4A-4C是用于说明本实施例的成像装置的制造方法的图。图4A-4C中的每一幅示意性示出了沿着图1中的A-B线的截面结构。图4A-4C的与图1至图3B的任何一幅中所示的元素相对应的元素由与图1至图3B相同的附图标记来指称。
[0079]在图4A所示的步骤中，形成JFET的栅极区域9和N型半导体区域22。在此步骤中，使用限定第一开口 209的第一掩模17。第一掩模17例如是通过用光刻方法对光阻材料进行图案化来获得的。
[0080]要作为受体的杂质(诸如硼)通过第一开口 209被掺杂到半导体衬底100中，由此在与第一开口 209相对应的区域中形成栅极区域9。例如，可使用第一掩模17通过离子注入来形成栅极区域9。通过以不同的注入能量执行多次离子注入，面栅区域9-1和埋栅区域9-2可形成在彼此不同的深度处。一般来说，使用更高的能量来在半导体衬底100中的更深位置形成半导体区域。根据注入能量，可以通过沿着与表面SR垂直的方向的杂质扩散来在空间上连续地形成面栅区域9-1和埋栅区域9-2。
[0081]在本实施例中，使用已被用于或将要被用于形成面栅区域9-1和埋栅区域9-2的第一掩模17来形成N型半导体区域22。要作为施主的杂质(诸如磷和砷)通过第一开口209被掺杂到半导体衬底100中，由此在与第一开口 209相对应的区域中形成N型半导体区域22。面栅区域9-1、埋栅区域9-2和N型半导体区域22可通过离子注入来形成。在该情况下，可以调整用于形成面栅区域9-1、埋栅区域9-2和N型半导体区域22的注入能量，使得N型半导体区域22被布置、定位、放置或设置在面栅区域9-1和埋栅区域9-2之间的深度处。
[0082]在本实施例中，在形成面栅区域9-1和埋栅区域9-2时掺入杂质的区域不与在形成N型半导体区域22时掺入杂质的区域交叠。因此，N型半导体区域22的厚度小于面栅区域9-1和埋栅区域9-2之间的距离。
[0083]然而，在一些实施例中，在形成面栅区域9-1和埋栅区域9-2时掺入杂质的区域可以与在形成N型半导体区域22时掺入杂质的区域交叠。这些实施例在图10A-10C中示出。图10A-10C的每一幅示出了根据实施例的成像装置的示意性截面结构。图10A-10C的与图4A-4C的任何一幅中所示的元素相对应的元素由与图4A-4C相同的附图标记来指称。
[0084]在图4B所示的步骤中，形成JFET的沟道区域10。在此步骤中，使用限定第二开口210的第二掩模18。第二掩模18例如是通过用光刻方法对光阻材料进行图案化来获得的。
[0085]要作为施主的杂质(诸如磷和砷)通过第二开口 210被掺杂到半导体衬底100中，由此在与第二开口 210相对应的区域中形成沟道区域10。例如，沟道区域10可使用第二掩模18通过离子注入来形成。可以调整用于形成沟道区域10的注入能量，使得沟道区域10形成在面栅区域9-1和埋栅区域9-2之间的深度处。在形成沟道区域10之后，去除第二掩模18。
[0086]在本实施例中，N型半导体区域22的厚度小于沟道区域10的厚度。然而，N型半导体区域22和沟道区域10的厚度关系不限于本实施例的厚度关系。例如，N型半导体区域22的厚度可与沟道区域10的厚度相同，如图1OB所示。如未示出的，N型半导体区域22的厚度大于沟道区域10的厚度。在形成沟道区域10后，去除第二掩模18。
[0087]沟道区域10和N型半导体区域22重叠的区域被掺杂杂质两次:在形成沟道区域10和形成N型半导体区域22这两个步骤中。另一方面，在形成N型半导体区域22的步骤期间，沟道区域10的漏极侧部分1d没有被掺杂要作为施主的杂质。因此，沟道区域10的在形成N型半导体区域22时没有被掺杂杂质的部分，即，漏极侧部分10d，与N型半导体区域22相比具有相对较低的杂质密度。根据上述方法，可以使沟道区域10的漏极侧部分1d的杂质密度更低。
[0088]虽然在图4中未示出，但是可以使用限定第三开口 203和207的第三掩模19来形成将多个栅极区域9相互电连接的P型半导体区域。第三掩模19例如是通过用光刻方法对光阻材料进行图案化来获得的。
[0089]在本实施例中，使用第三掩模19来形成FD区域3和复位MOS晶体管的源极区域7。这些区域将栅极区域9相互电连接。在形成将多个栅极区域9相互电连接的P型半导体区域之后，去除第三掩模19。
[0090]在图4C所示的步骤中，形成连接到沟道区域10的源极侧部分1s的源极区域11。在此步骤中，使用限定开口 211的掩模20。掩模20是硬掩模。掩模20包括由诸如二氧化硅、氮化硅和氮氧化硅之类的无机材料制成的绝缘体膜。
[0091]要作为施主的杂质(诸如磷和砷)通过开口 211被掺杂到半导体衬底100中，由此在与开口 211相对应的区域中形成源极区域11。
[0092]当如上所述使用硬掩模作为掩模20时，掩模20可用作层间绝缘膜。具体而言，在形成源极区域11之后，掩模20保留下来不被去除，然后，在开口 211中形成电连接到源极区域11的接触插塞12。此后，在掩模20上形成连接到接触插塞12的输出线14。
[0093]接下来，将说明第一至第三掩模17-19的平面结构及其相对位置。图5A和5B是示意性示出在图4A-4C所示的步骤中所使用的第一至第三掩模17-19的图。图5A-5B的与图4A至4C的任何一幅中所示的元素相对应的元素由与图4A至4C相同的附图标记来指称。
[0094]图5A和5B的每一幅示出了第一开口 209、第二开口 210以及第三开口 203和207。图5B区分了第二开口 210的每个部分。在本实施例中，第一开口 209、第二开口 210以及第三开口 203和207中的每一个都具有矩形形状。限定第一开口 209的第一掩模17被指示为在指示开口 209的矩形外部的区域。限定第二开口 210的第二掩模18被指示为在指示第二开口 210的矩形外部的区域。限定第三开口 203和207的第三掩模19被指示为在指示第三开口 203和207的矩形外部的区域。
[0095]为了易于说明，第一至第三开口 209、210、203和207在图5A和5B中被示为相互交叠，由此指示出掩模之间的对准。然而，可以在每个步骤中形成相应的半导体区域之后去除掩模。因此，两个或更多个掩模不一定是同时提供的。
[0096]当在平面视图中观看时，第一开口 209和第二开口 210彼此相交。换言之，第一开口 209到与半导体衬底100的表面平行的平面上的正交投影与第二开口 210到该平面上的正交投影相交。
[0097]如图5B中所示，第二开口 210包括源极侧部分210s和漏极侧部分210d。第二开口 210的源极侧部分210s对应于沟道区域10的源极侧部分10s。开口 210的漏极侧部分210d对应于沟道区域10的漏极侧部分10d。在图5B中，有两个漏极侧部分210d:—个是在第一开口 209L左侧的部分，另一个是在第一开口 209R右侧的部分。
[0098]当在平面视图中观看时，第二开口 210的源极侧部分210s和漏极侧部分210d中的每一个都与第一掩模17交叠。换言之，源极侧部分210s到与半导体衬底100的表面平行的平面上的正交投影和漏极侧部分210d到该平面上的正交投影中的每一个都与第一掩模17到该平面上的正交投影交叠。