区域。具体而言，图1所示的两个栅极区域9之一和相应的漏极区域可被去除。
[0037]像素包括P型半导体区域21。当在平面视图中查看时，半导体区域21与源极区域11重叠。换言之，P型半导体区域21到与半导体衬底的表面平行的平面上的正交投影与源极区域11到该平面上的正交投影重叠。当在平面视图中查看时，P型半导体区域21被布置或设置在两个栅极区域9之间。换言之，P型半导体区域21到与半导体衬底的表面平行的平面上的正交投影位于两个栅极区域9到该平面上的正交投影之间。当在平面视图中查看时，P型半导体区域21与沟道区域10的一部分重叠。换言之，P型半导体区域到与半导体衬底的表面平行的平面上的正交投影与沟道区域10到该平面上的正交投影的一部分重置。
[0038]图2是示意性示出本实施例的成像装置的截面结构的图。图2示意性示出了沿着图1中的A-B线的截面结构。图2的与图1中所示的元素相对应的元素由与图1中相同的附图标记来指称。
[0039]图2示出了半导体衬底100。在半导体衬底100上设有未示出的绝缘膜。半导体衬底100的表面SR被限定为半导体衬底100与未示出的绝缘膜之间的界面。沟道长度方向被限定为与图2的纸平面和表面SR都平行的方向。半导体衬底100的深度方向被限定为与表面SR垂直的方向。
[0040]在N型半导体区域15中形成光电二极管和JFET。JFET的漏极电流(或者沟道电流)由N型半导体区域15提供。被配置来为N型半导体区域15提供漏极电流的漏极电流提供部在像素区域的一部分中或者在像素区域外部形成。漏极电流提供部例如包括连接半导体衬底和配线的接触插塞。
[0041]在N型半导体区域15下方是N型半导体区域16，其具有比N型半导体区域15的杂质密度高的杂质密度。半导体衬底100的电阻可被N型半导体区域16降低。因此，可能可以减小由于为JFET提供的漏极电流而引起的电压降。从而，可能可以减小噪声，例如因为半导体衬底的电压依据位置变化而发生的阴影(shading)。结果，可以改善图像质量。否贝1J，可以增大漏极电流。结果，成像装置可以高速操作。
[0042]沟道区域10的漏极侧部分1d可被省略，并且N型半导体区域15的一部分可形成漏极区域。漏极区域可被限定为在平面视图中邻近要形成沟道的区域布置或设置的N型半导体区域。
[0043]栅极区域9包括表面栅极区域9-1和掩埋栅极区域9-2。表面栅极区域9_1和掩埋栅极区域9-2都是P型的。两个表面栅极区域9-1被布置或设置在沿着表面SR的方向上。两个掩埋栅极区域9-2被布置或设置在沿着表面SR的方向上。表面栅极区域9-1和掩埋栅极区域9-2被布置或设置在深度方向上。表面栅极区域9-1被布置或设置在半导体衬底100的表面SR与掩埋栅极区域9-2之间。
[0044]沟道区域10被布置或设置在表面栅极区域9-1与掩埋栅极区域9-2之间的深度处。在上述配置中形成横向JFET。在横向JFET中，沟道长度方向与半导体衬底100的表面SR平行。
[0045]表面栅极区域9-1和掩埋栅极区域9-2彼此电连接。表面栅极区域9-1与掩埋栅极区域9-2之间的连接部分被布置或设置为当在平面视图中查看时不与沟道区域10重叠。根据上述配置，JFET的沟道可以由表面栅极区域9-1和掩埋栅极区域9-2这两者来控制。
[0046]当在平面视图中查看时，表面栅极区域9-1和掩埋栅极区域9-2彼此重叠。换言之，表面栅极区域9-1到与半导体衬底的表面平行的平面上的正交投影与掩埋栅极区域9-2到该平面上的正交投影相同。在上述配置中，表面栅极区域9-1和掩埋栅极区域9-2可以用相同的掩模来形成，这对于减小JFET的特性的波动是有利的。
[0047]表面栅极区域9-1的正交投影不一定要与掩埋栅极区域9-2的正交投影相同。例如，表面栅极区域9-1、掩埋栅极区域9-2和沟道区域10可被布置或设置成使得在平面视图中表面栅极区域9-1与沟道区域10相交，而在平面视图中掩埋栅极区域9-2完全包含沟道区域10。在上述配置中，表面栅极区域9-1和掩埋栅极区域用不同掩模形成。
[0048]可以省略表面栅极区域9-1或掩埋栅极区域9-2中的任一者。在本实施例中，当在平面视图中查看时散开的栅极区域9之中的每一个包括表面栅极区域9-1和掩埋栅极区域9-2。然而，在平面视图中散开的栅极区域9之中的至少一个可具有表面栅极区域9-1或者掩埋栅极区域9-2。
[0049]如图2中所示，P型半导体区域21被布置或设置在两个掩埋栅极区域9-2之间。P型半导体区域21被布置或设置在比沟道区域10更深的位置。当通过离子注入形成P型半导体区域21和沟道区域10时，沿着P型半导体区域21的深度方向的杂质密度剖面或者分布的峰值与沿着沟道区域10的深度方向的杂质密度剖面的峰值相比位于更深的位置。深度方向被限定为与表面SR垂直的方向。
[0050]在本实施例中，整个P型半导体区域21被布置或设置在与掩埋栅极区域9-2相同的深度。在某个实施例中，可以只有P型半导体区域的一部分被布置或设置在与掩埋栅极区域9-2相同的深度。
[0051]P型半导体区域21的杂质密度低于掩埋栅极区域9-2的杂质密度。P型半导体区域21和掩埋栅极区域9-2彼此电连接。具体而言，P型半导体区域在空间上从P型半导体区域21延续到掩埋栅极区域9-2。
[0052]作为本实施例的变型，在P型半导体区域21与掩埋栅极区域9-2之间可以有耗尽层。换言之，在P型半导体区域21与掩埋栅极区域9-2之间可以有耗尽的N型半导体区域。
[0053]在P型半导体区域21的杂质密度低于掩埋栅极区域9-2的杂质密度的配置中，源极区域11要耗尽可能是困难的。结果，可以改善JFET的电气特性。设在两个掩埋栅极区域9-2之间的P型半导体区域21可以减小流过两个掩埋栅极区域9-2之间的区域的寄生电流。
[0054]在本实施例的变型中，取代P型半导体区域21，N型半导体区域可被连续地布置或设置在两个掩埋栅极区域9-2之间。在上述配置中，可以减小JFET的电气特性的波动。连续地布置或设置在两个掩埋栅极区域9-2之间的N型半导体区域的整体可被耗尽。换言之，两个掩埋栅极区域9-2可经由耗尽层连接。在此配置中，由耗尽层在两个掩埋栅极区域
9-2之间形成势皇，这可减小流过两个掩埋栅极区域9-2之间的区域的寄生电流。
[0055]这里，将描述图2中所示的截面结构的另一方面。布置或设置在比沟道区域10更深位置的P型半导体区域具有作为特征的杂质密度剖面或分布。该P型半导体区域包括第一部分、第二部分和第三部分。第二部分的杂质密度和第三部分的杂质密度分别高于第一部分的杂质密度。第一部分被布置或设置在第二部分和第三部分之间。P型半导体区域21可对应于第一部分。两个掩埋栅极区域9-2可对应于第二部分和第三部分。
[0056]当在平面视图中查看时，第一部分与源极区域11重叠。换言之，第一部分到与半导体衬底的表面SR平行的平面上的正交投影与源极区域11到该平面上的正交投影重叠。在本实施例中，当在平面视图中查看时，第二部分和第三部分不与源极区域重叠。在另一实施例中，当在平面视图中查看时，第二部分和第三部分可与源极区域重叠。
[0057]根据上述配置，由于第一部分的杂质密度低，所以源极区域可能难以耗尽。结果，JFET的电气特性可以得到改善。
[0058]图3A是示意性示出本实施例的成像装置的截面结构的图。图3示意性示出了沿着图1中的C-D线的截面结构。图3A的与图1和/或图2中所示的元素相对应的元素由与图1中和/或图2中相同的标号来指称。沟道宽度方向被限定为与图3A的纸平面和表面SR都平行的方向。
[0059]如图3A所示，在沟道宽度方向上P型半导体区域21比沟道区域10宽。在本实施例中，P型半导体区域21延伸到如下程度:P型半导体区域21达到FD区域3正下方的区域以及复位MOS晶体管的源极区域7正下方的区域。P型半导体区域21可防止沟道区域10与N型半导体区域15之间的欧姆导电。实际上，电势剖面可被设计成使得沟道区域10与N型半导体区域15之间沿着与表面SR垂直的方向的电阻可高于JFET的源极与漏极之间沿着沟道长度方向的电阻。
[0060]图3B是示意性示出本实施例的成像装置的截面结构的图。图3B示意性示出了沿着图1中的E-F线的截面结构。图3B的与图1至图3A的任何一幅中所示的元素相对应的元素由与图1至图3A中相同的附图标记来指称。沟道宽度方向被限定为与图3B的纸平面和表面SR都平行的方向。
[0061]如上所述，表面栅极区域9-1和掩埋栅极区域9-2彼此电连接。在本实施例中，具有相同导电类型的区域电连接表面栅极区域9-1和掩埋栅极区域9-2。例如，在图3B中，FD区域3和复位MOS晶体管的源极区域7可朝着半导体衬底中的深处延伸，到它们可电连接表面栅极区域9-1和掩埋栅极区域9-2的程度。虽然在图3中，表面栅极区域9-1和掩埋栅极区域9-2被布置或设置成它们之间有一段距离，但作为另一变型，表面栅极区域9-1和掩埋栅极区域9-2可通过沿着与表面SR垂直的方向的杂质扩散形成为空间上连续。
[0062]在本实施例中，栅极区域9和沟道区域10在图1所示的平面结构中彼此相交。换言之，栅极区域9到与半导体衬底的表面平行的平面上的正交投影和沟道区域10到与半导体衬底的表面平行的平面上的正交投影彼此相交。
[0063]栅极区域9和沟道区域10的相交意指每个区域被布置或设置成穿越另一区域。换言之，栅极区域9的至少两个部分从沟道区域10向外突出并且沟道区域10的至少两个部分从栅极区域9向外突出。
[0064]沟道区域的当在图1的平面视图中查看时被布置或设置在两个栅极区