300相对应的区域中形成P型半导体区域21。例如，可以使用第二掩模30通过离子注入来形成P型半导体区域21。在形成P型半导体区域21之后，去除第二掩模
30 ο
[0093]在上述步骤中，要作为受主的杂质被掺杂到与掩埋栅极区域9-2处于相同深度的区域中。当通过离子注入来形成P型半导体区域21时，可以调整用于形成P型半导体区域21的注入能量，使得要作为受主的杂质被掺杂到与掩埋栅极区域9-2处于相同深度的区域中。
[0094]在本实施例中，掺杂要作为受主的杂质，由此形成P型半导体区域21。作为变型，可以在两个掩埋栅极区域9-2之间形成N型半导体区域。在上述变型的结构中，可以通过如图6Α所示的杂质掺杂来降低N型半导体区域的杂质密度。结果，可以减小寄生电流。
[0095]除了离子注入以外，还可以使用热扩散方法来用杂质掺杂半导体衬底100。
[0096]接下来，将说明第二掩模30的平面结构以及第二掩模30与掩模17-20之间的相对位置。图6B是示意性示出在图4A-4C和图6A所示的步骤中所使用的掩模17-20和30的图。图6B的与图4A至图4C的任一幅中所示的元素相对应的元素由与图4A至图4C中相同的附图标记来指称。
[0097]图6B示出了第一开口 209、第二开口 300、第三开口 210、第四开口 211和开口 203、207。在本实施例中，第二开口 300具有矩形形状。限定第二开口 300的第二掩模30被指示为在指示第二开口 300的矩形外部的区域。在本实施例中，第四开口 211具有方形形状。限定第四开口 211的第四掩模20被指示为在指示第四开口 211的方形外部的区域。
[0098]为了容易说明，在图6B中多个开口被示为彼此重叠，由此图6B指示出掩模之间的对准。然而，在每个步骤中形成相应的半导体区域之后，可去除掩模。因此，两个或更多个掩模不一定是同时提供的。
[0099]在此，将说明本实施例的变型。图7A是示意性示出本实施例的成像装置的平面结构的图。在图7A中示出了 JFET。图7A的与图1所示的元素相对应的元素由与图1中相同的附图标记来指称。成像装置的结构与第一实施例类似，除了另作说明的那些以外。如图7A中没有示出的，P型半导体区域21实际上是按与图1相同的方式提供的。
[0100]本实施例的特征之一在于JFET的栅极区域61的形状。具体而言，当在平面视图中查看时，栅极区域61围绕沟道区域10的源极侧部分10s。当在平面视图中查看时，栅极区域61的两个部分分别与沟道区域10相交。沟道区域10的源极侧区域1s和漏极侧区域1d中的每一个都不与栅极区域61重叠。源极侧区域1s和漏极侧区域1d中的每一个都从栅极区域61向外突出。因此，JFET的沟道长度由栅极区域61的端部来限定。JFET的沟道宽度由沟道区域10的端部来限定。
[0101]根据上述配置，即使用于形成栅极区域61的掩模和用于形成沟道区域10的掩模之间可能存在对准误差，JFET的沟道的形状也几乎是稳定的，或者恒定的，或者不变的。因此，可以减小JFET的沟道长度和沟道宽度的波动。结果，可以减小JFET的特性的波动。
[0102]在图7A所示的变型中，栅极区域61是空间上连续的。表面栅极区域和掩埋栅极区域经由连接部彼此电连接，该连接部当在平面视图中查看时不与沟道区域10重叠。因此，可以加宽JFET的有效沟道宽度，同时省略了形成具有与两个栅极区域相同的导电类型并且连接两个栅极区域的半导体区域的步骤。例如，可以省略形成图1所示的FD区域3的步骤。
[0103]这里，将说明另一变型。图7B是示意性示出本实施例的成像装置的截面结构的图。在图7B中示出了 JFET。图7B的与图1所示的元素相对应的元素由与图1中相同的附图标记来指称。成像装置的结构与第一实施例类似，除了另作说明的那些以外。图7B中所示的JFET的栅极区域9只包括掩埋栅极区域9-2。
[0104]如上所述，根据一些实施例，在像素中设有P型半导体区域21。P型半导体区域21的杂质密度低于掩埋栅极区域9-2的杂质密度。根据上述配置，P型半导体区域21可防止耗尽层扩展到源极区域中。结果，JFET的特性可以得到改善。
[0105]在一些其他实施例中，耗尽的N型半导体区域被布置或设置成从一个掩埋栅极区域9-2空间上延续到另一个掩埋栅极区域9-2。根据上述配置，可以防止耗尽层扩展到源极区域中。结果，JFET的特性可以得到改善。
[0106]两个掩埋栅极区域9-2之间的区域被用P型杂质(受主)掺杂。因此，可能可以在沟道区域10和N型半导体区域15之间实现高电阻。结果，可能可以减小流过除了由栅极区域9和沟道区域10限定的沟道以外的区域的寄生电流。由于寄生电流对于栅极电压的依从性低，所以大寄生电流可恶化JFET的电流-电压特性。因此，减小寄生电流可改善JFET的电流-电压特性。
[0107]可以调整P型半导体区域21的杂质密度以进一步减小寄生电流。具体而言，P型半导体区域的杂质密度可高于掩埋栅极区域的杂质密度。
[0108]第二实施例
[0109]现在，将描述另一实施例。其与第一实施例的主要差异在于JFET包括LDD结构。说明将集中于其与第一实施例的差异，并且将省略对与第一实施例相同的结构的说明。
[0110]本实施例的成像装置的平面结构与第一实施例相同。也就是说，图1示意性示出了本实施例的成像装置的平面结构。在本实施例中，向与图1的栅极区域重叠的区域添加了 N型半导体区域。
[0111]图8A-8C是说明本实施例的成像装置的制造方法的图。图8A-8C的每一幅示意性示出了沿着图1中的A-B线的截面结构，其为包括JFET的沟道长度方向的截面。
[0112]在图8A所示的步骤中，形成表面栅极区域9-1和掩埋栅极区域9-2。表面栅极区域9-1和掩埋栅极区域9-2的形成方法与第一实施例的图4A所示的形成方法相同。如对第一实施例的说明中所述，在此步骤中使用限定第一开口 209的第一掩模17。
[0113]在本实施例中，利用已被使用或将要被使用来形成表面栅极区域9-1和掩埋栅极区域9-2的第一掩模17形成N型半导体区域22。要作为施主的杂质(例如磷和砷)通过第一开口 209被掺杂到半导体衬底100中，由此在与第一开口 209相对应的区域中形成N型半导体区域22。
[0114]第一掩模17例如是通过光刻方法对光致抗蚀剂进行图案化来获得的。否则，第一掩模17可以是硬掩模。
[0115]当在平面视图中查看时，N型半导体区域22与栅极区域9重叠。换言之，N型半导体区域22到与半导体衬底100的表面平行的平面上的正交投影与栅极区域9到该平面上的正交投影相同。N型半导体区域22被布置或设置在表面栅极区域9-1与掩埋栅极区域9-2之间的深度处。表面栅极区域9-1、掩埋栅极区域9-2和N型半导体区域22可通过离子注入来形成。在该情况下，可以调整用于形成表面栅极区域9-1、掩埋栅极区域9-2和N型半导体区域22的注入能量，使得N型半导体区域22被布置或设置在表面栅极区域9-1和掩埋栅极区域9-2之间的深度处。
[0116]在图SB所示的步骤中，形成JFET的沟道区域10。由于形成沟道区域10的步骤与第一实施例中的相同，所以将省略详细说明。
[0117]在图SC所示的步骤中，形成源极区域11。由于形成源极区域11的步骤与第一实施例中的相同，所以将省略详细说明。
[0118]沟道区域10的在图8A所示的步骤中未用杂质掺杂的部分充当电势缓和区域(potential grading reg1n)(或者电场减轻区域)。在沟道区域10和N型半导体区域22彼此相重叠的区域中形成沟道。在形成沟道区域10和形成N型半导体区域22的这两个步骤的每一个中将杂质掺杂到该区域中。因此，沟道区域的其他部分，即，在图8A所示的步骤中未用杂质掺杂的部分，具有相对较低的杂质密度。因此，可以减小沟道区域10的从栅极区域9向外突出的部分的杂质密度。
[0119]根据低杂质密度漏极，可以减轻JFET的漏极附近的电场。如果在JFET的漏极附近生成大的电场，则沟道电流引起碰撞电离，从而生成载流子。所生成的载流子可流进累积信号载流子的栅极区域9中，由此可生成噪声。减轻JFET的漏极周围的电场可防止引起噪声的碰撞电离。结果，可以减小像素中的噪声。
[0120]一般来说，JFET的沟道电流引起在漏极区域附近的夹断区域中的碰撞电离。为了减轻夹断区域的电场并防止碰撞电离，可以使用漏极区域的低杂质密度。
[0121]在本实施例中，可以在不形成沟道区域10的情况下仅通过N型半导体区域22来形成JFET的沟道。在此情况中，N型半导体区域15的一部分形成漏极区域。在没有沟道区域10的情况下，JFET的沟道宽度被限定为FD区域3与复位MOS晶体管的源极区域7之间沿着沟道宽度方向的距离。
[0122]如上所述，根据本实施例，除了获得第一实施例的技术效果以外，还可减小噪声。
[0123]第三实施例
[0124]将描述根据本公开的实施例的成像系统。成像系统的示例包括数字静态相机、数字便携式摄像机、复印机、传真机、移动电话、车载相机和轨道卫星。图9示出了充作成像系统的示例的数字静态相机的框图。
[0125]在图9中，附图标记1001表示用于镜头保护的屏障，1002表示使成像装置1004对拍摄对象的光学图像执行聚焦的镜头，并且1003表示被配置为改变经过镜头1002的光量的光圈。附图标记1004表示在上面的实施例中描述的成像装置，并且被配置为把由镜头1002形成的光学图像转换为图像数据。在成像装置1004的半导体衬底上形成模拟到数字(AD)转换单元。附图标记100