第一导体114可为线迹(trace)或导线(wire)。复数个第一导体114可被复数个绝缘层112分开在不同高度上。在一实施例中，每个第一导体114形成在基材111与对应的复数个绝缘层112中之一上,或者对应在复数个绝缘层112中之一上，如此复数个绝缘层112可形成在不同高度上。
[0056]在一实施例中，复数个第一导体114可具有相同的长度。在另一实施例中，至少一部份的第一导体114具有不同的长度。
[0057]参照图1A所示，芯片11可进一步包含复数个第一垂直连接件115。复数个第一垂直连接件115对应连接复数个第一导体114，并延伸至基材111的一表面1111，其中该表面1111是与复数个绝缘层112相对的。在一实施例中，每个第一垂直连接件115连接对应第一导体114的一第一端部。
[0058]参照图1A所示，芯片11可进一步包含复数个第二垂直连接件116。复数个第二垂直连接件116可对应连接复数个第一导体114，并延伸至复数个绝缘层112的一表面1121。在一实施例中，每个第二垂直连接件116连接对应第一导体114的一第二端部，其中第一导体114的第二端部与其第一端部是相对的。
[0059]参照图1A所示，每个芯片11包含一第三垂直连接件117。第三垂直连接件117电性连接芯片选择电极113，并延伸至基材111的表面1111。在一实施例中，第三垂直连接件117直接连接芯片选择电极113。在一实施例中，第三垂直连接件117和部分的第一垂直连接件115与复数个第二垂直连接件116在垂直方向上对齐。在一实施例中，一第二垂直连接件116是形成在芯片选择电极113的上方。
[0060]参照图1A所示，每个芯片11包含一第四垂直连接件118。第四垂直连接件118穿过复数个绝缘层112和基材111。
[0061]参照图1A所示，每个芯片11包含一第二导体119。第二导体119形成于复数个绝缘层112的表面1121，并连接第四垂直连接件118。在一实施例中，第二导体119延伸至一相邻的第一垂直连接件115的上方。
[0062]参照图1A所示，每个芯片11包含复数个第一接垫120。复数个第一接垫120形成于基材111的表面1111上，并对应连接复数个第一垂直连接件115、第三垂直连接件117及第四垂直连接件118。一芯片11的复数个第一接垫120用于连接芯片封装结构I内的位于下方的芯片11或电路板12。在一些实施例中,第一接垫120包含凸块。
[0063]参照图1A所示，每个芯片11包含复数个第二接垫121。复数个第二接垫121形成于复数个绝缘层112的表面1121上，并对应连接复数个第二垂直连接件116。一芯片11的复数个第二接垫121用于连接位于上方的芯片11。
[0064]参照图1A所示，复数个芯片11堆叠在电路板12上。位于最下面的芯片11的每个第一接垫120是使用导电材料或焊料125固定在电路板12上一对应的接垫14上。在相邻的两芯片11之间，位于上方的芯片11的每个第一接垫120是使用导电材料或焊料125连接位于下方的芯片11的一第二接垫121 (或含凸块)或第二导体119。例如，当信号施加在从左边数来的第二焊料凸块13上时，信号会传输至第二低的芯片11的最左第一接垫120上，由于最左第一接垫120连接芯片选择电极113，因此第二低的芯片11被启动进而可被存取。
[0065]参照图1A所示，在一实施例中，每个芯片11可包含一绝缘垫122。绝缘垫122形成于第二导体119上。绝缘垫122用于电性隔离相邻两芯片11。在一实施例中，绝缘垫122部分覆盖第二导体119。在一实施例中，第二导体119包含铜。
[0066]在一实施例中，每个第一垂直连接件115、每个第二垂直连接件116、第三垂直连接件117或第四垂直连接件118包含钨、铜或其他。
[0067]在一实施例中，第一导体114或第二导体119包含铜、钨或其他适合材料。
[0068]图1B为本发明一实施例的芯片封装Ib的示意图。参照图1A与图1B所示，图1B实施例的芯片封装Ib类似图1A实施例。一主要不同之处在于图1B实施例的每个芯片Ilb的芯片选择电极113是形成于复数个绝缘层112内。
[0069]图2A为本发明另一实施例的芯片封装结构I’的示意图。参照图1A与图1B所示，图2A实施例的芯片封装结构I’类似芯片封装结构1，而两芯片封装结构I和I’之间的一主要不同处在于芯片封装结构I’的每个芯片11’进一步包含一第三导体123，且其芯片选择电极113并非位在任何第二垂直连接件116或导体的下方。第三导体123可和芯片选择电极113形成在同一高度，并连接芯片选择电极113与第三垂直连接件117。
[0070]图2B为本发明另一实施例的芯片封装结构lb’的示意图。参照图2A与图2B所示，图2B实施例的芯片封装结构lb’类似图2A实施例。一主要不同在于图2B的每个芯片结构lib’的芯片选择电极113是形成在复数个绝缘层112内。
[0071]图3为本发明另一实施例的芯片封装结构2的示意图。参照图3所示，芯片封装结构2包含至少一芯片21。在一实施例中，芯片封装结构2包含复数个芯片21，其中该复数个芯片21是相堆叠。
[0072]参照图3所示，每个芯片21包含一基材211、一芯片电路、复数个绝缘层212及一芯片选择电极213。基材211可用于制作芯片21的基底。芯片电路形成于基材211上。芯片选择电极213用于启动芯片电路。复数个绝缘层212可个别形成并于垂直方向上堆叠在基材211上。基材211可包含硅或其他适合材料。基材211可为晶圆的部分。复数个绝缘层212可具有相同或不同的厚度。复数个的绝缘层212可用非有机材料(例如:氮化物)或有机材料(例如:聚乙酰胺(polyimide)、氧化物或环氧化合物(epoxy))。复数个绝缘层212可使用其他适合材料制作。
[0073]在一实施例中，芯片选择电极213形成在基材211上。
[0074]参照图3所示，每个芯片21包含复数个第一导体214。复数个第一导体214形成于芯片21内。第一导体214可为接垫。第一导体214可为线迹或导线。复数个第一导体214可被复数个绝缘层212分隔在不同高度。在一实施例中，每个第一导体214形成于基材211或一对应的绝缘层212上。
[0075]在一实施例中，复数个第一导体214可具有相同长度。在一实施例中，至少一部份的第一导体214具有不同的长度。
[0076]参照图3所示，每个芯片21包含复数个第一垂直连接件215。复数个第一垂直连接件215对应连接复数个第一导体214，并延伸至基材211的一表面2111，其中表面2111与复数个绝缘层212是相对的。在一实施例中，每个第一垂直连接件215连接对应第一导体214的一第一端部。
[0077]在一实施例中，复数个绝缘层212形成于基材211的背面。每个芯片21包括一前侧电路，前侧电路形成于表面2111上。额外的绝缘层可形成在基材211的前侧，覆盖前侧电路，其中芯片选择电极213形成在基材211与在前侧电路上的复数个绝缘层之间，或在前侧电路上的复数个绝缘层之内。
[0078]参照图3所示，每个芯片21包含复数个第二垂直连接件216。复数个第二垂直连接件216对应连接复数个第一导体214，并延伸至复数个绝缘层212的一表面2121，其中基材211与表面2121是在复数个绝缘层212的相对侧。在一实施例中，每个第二垂直连接件216连接对应第一导体214的一第二端部，其中第一导体214的第二端部与第一端部是相对的。
[0079]在一实施例中，部分的第一垂直连接件215是在垂直方向上与部分的第二垂直连接件216对齐。
[0080]参照图3所示，每个芯片21包含一第三垂直连接件217。第三垂直连接件217连接芯片选择电极213，并延伸至复数个绝缘层212的表面2121。在一实施例中，第三垂直连接件217直接连接芯片选择电极213。